[论文解读] A 2.48Gb/s QC-LDPC Decoder Implementation on the NI USRP-2953R

Swapnil Mhaske, David Uliana+4 more|arXiv (Cornell University)|May 16, 2015

Error Correcting Code Techniques参考文献 4被引用 5

一句话总结

本论文展示了一款在NI USRP-2953R上基于单个Xilinx Kintex-7（410t）FPGA实现的2.48 Gb/s标准兼容准循环低密度奇偶校验码（QC-LDPC）解码器。该设计利用LabVIEW™算法编译器，将高层图形化数据流描述在不到2分钟内自动转换为优化的VHDL代码，通过六个解码器核心实现大规模并行处理，资源开销极低，且运行频率达200 MHz。

ABSTRACT

The increasing data rates expected to be of the order of Gb/s for future wireless systems directly impact the throughput requirements of the modulation and coding subsystems of the physical layer. In an effort to design a suitable channel coding solution for 5G wireless systems, in this brief we present a massively-parallel 2.48Gb/s Quasi-Cyclic Low-Density Parity-Check (QC-LDPC) decoder implementation operating at 200MHz on the NI USRP-2953R, on a single FPGA. The high-level description of the entire massively-parallel decoder was translated to a Hardware Description Language (HDL), namely VHDL, using the algorithmic compiler in the National Instruments LabVIEW Communication System Design Suite (CSDS) in approximately 2 minutes. This implementation not only demonstrates the scalability of our decoder architecture but also, the rapid prototyping capability of the LabVIEW CSDS tools. As per our knowledge, at the time of writing this paper, this is the fastest implementation of a standard compliant QC-LDPC decoder on a USRP using an algorithmic compiler.

研究动机与目标

• 解决5G毫米波系统中高达10 Gb/s数据速率下的高吞吐量、低延迟信道编码需求。
• 设计一种可扩展、可重构且高性能的QC-LDPC解码器，以满足5G物理层要求。
• 展示利用高层工具快速实现复杂解码算法的FPGA原型设计，以满足5G严格的吞吐量与延迟约束。
• 在标准软件定义无线电（SDR）平台上验证分层、架构感知型QC-LDPC解码器的可扩展性与性能。

提出的方法

• 采用分层QC-LDPC解码算法，并结合软件流水核心设计以实现高吞吐量。
• 使用LabVIEW™通信系统设计套件（CSDS™）以高层图形化数据流语言描述解码算法。
• 利用LabVIEW™中的算法编译器，自动将高层描述在约2分钟内生成优化的VHDL代码。
• 在单个Xilinx Kintex-7（410t）FPGA上部署六个并行解码器核心，实现大规模并行处理，无需修改HDL代码。
• 利用主机到目标及目标到主机的DMA实现PC与FPGA间高效数据传输，结合DRAM缓冲与轮询帧分发机制。
• 在核心间实现固定延迟、交错处理，以维持高吞吐量与低延迟。

实验结果

研究问题

• RQ1 能否在软件定义无线电平台上，利用高层工具高效地原型化大规模并行QC-LDPC解码器？
• RQ2 使用自动化HDL生成技术，在单个FPGA上实现标准兼容QC-LDPC解码器的最大吞吐量可达多少？
• RQ3 在分层QC-LDPC架构中，随着并行解码器核心数量的增加，资源利用率如何变化？
• RQ4 LabVIEW™中的算法编译器在多大程度上能够实现复杂物理层算法的快速、可扩展且可重构的FPGA实现？

主要发现

• 该解码器在NI USRP-2953R的单个Xilinx Kintex-7（410t）FPGA上，于200 MHz时钟频率下实现了2.48 Gb/s的峰值吞吐量。
• 并行处理带来的资源利用率增长较为平缓：总切片使用率从1个核心时的28%上升至6个核心时的97%，LUT、FF和BRAM资源增加极少。
• 算法编译器为6核心设计在2.08分钟内生成了优化的VHDL代码，充分展示了快速原型设计能力。
• 2.48 Gb/s解码器的误码率（BER）性能与理论预期一致，在BER为1e-5时相比未编码BPSK获得2.5 dB增益。
• 流水线版本的吞吐量达到基线版本的1.5倍（420 Mb/s对比290 Mb/s），总切片使用率仅增加2%。
• 该实现具备可扩展性与可重构性，支持多种标准兼容的QC-LDPC码，如IEEE 802.11n、802.16e和DVB中的编码。