[论文解读] A High-Throughput Energy-Efficient Implementation of Successive-Cancellation Decoder for Polar Codes Using Combinational Logic

Onur Dizdar, Erdal Arıkan|arXiv (Cornell University)|Dec 11, 2014

Error Correcting Code Techniques被引用 9

一句话总结

本文提出一种基于组合逻辑的极化码连续取消（SC）译码器，采用低时钟频率运行以实现低动态功耗，同时通过并行化实现高吞吐量。关键贡献在于一种混合逻辑架构，结合组合逻辑与时序逻辑，可在长码长下保持高吞吐量与低复杂度，采用90 nm CMOS工艺实现最高达2.5 Gb/s吞吐量，功耗仅190 mW。

ABSTRACT

This paper proposes a high-throughput energy-efficient Successive Cancellation (SC) decoder architecture for polar codes based on combinational logic. The proposed combinational architecture operates at relatively low clock frequencies compared to sequential circuits, but takes advantage of the high degree of parallelism inherent in such architectures to provide a favorable tradeoff between throughput and energy efficiency at short to medium block lengths. At longer block lengths, the paper proposes a hybrid-logic SC decoder that combines the advantageous aspects of the combinational decoder with the low-complexity nature of sequential-logic decoders. Performance characteristics on ASIC and FPGA are presented with a detailed power consumption analysis for combinational decoders. Finally, the paper presents an analysis of the complexity and delay of combinational decoders, and of the throughput gains obtained by hybrid-logic decoders with respect to purely synchronous architectures.

研究动机与目标

• 为解决传统同步SC译码器因串行决策与高时钟频率需求导致的吞吐量瓶颈问题。
• 设计一种适用于短至中等码长的低功耗、高吞吐量SC译码器架构，基于组合逻辑实现。
• 通过引入结合组合逻辑与时序译码阶段的混合逻辑架构，将适用范围扩展至更长码长。
• 提供一种灵活且高能效的替代方案，以应对现有流水线化或展开式SC译码器所面临的高硬件复杂度问题。
• 分析组合逻辑与混合逻辑SC译码器实现中功耗、延迟与吞吐量之间的权衡关系。

提出的方法

• 组合逻辑SC译码器在单个长时钟周期内完成所有译码操作，采用完全并行逻辑，因低时钟频率而显著降低动态功耗。
• 通过树状结构的组合逻辑模块并行计算所有LLR（对数似然比）运算，最大限度减少每码字的延迟。
• 提出一种混合逻辑译码器，将组合逻辑阶段作为时序阶段的加速器，降低整体译码延迟并提升吞吐量。
• 对组合逻辑架构应用流水线技术，以提升吞吐量，但代价是功耗与面积增加，从而实现性能与效率之间的可调权衡。
• 利用极化码的递归结构，识别出简单译码情况（如速率0或速率1码），以减少分量码的计算量。
• 采用ASIC与FPGA实现评估性能，结合详细的功耗分析与半并行及全同步设计的吞吐量对比。

实验结果

研究问题

• RQ1 基于组合逻辑的SC译码器是否可通过降低时钟频率，在能效方面优于传统同步SC译码器？
• RQ2 对于短至中等码长，完全组合逻辑SC译码器架构可实现的最高吞吐量是多少？
• RQ3 如何在避免硬件复杂度过度增加的前提下，将组合逻辑译码器扩展至支持长码长？
• RQ4 与纯半并行或同步设计相比，混合逻辑SC译码器的吞吐量增益如何？
• RQ5 组合逻辑译码器的功耗如何随码长变化？其能效相对于现有实现方案如何？

主要发现

• 组合逻辑SC译码器在90 nm CMOS工艺下实现约2.5 Gb/s吞吐量，功耗仅为190 mW，且与SNR无关。
• 对于码长$N = 2^4$，吞吐量相较半并行架构最高提升2.23倍，且随$N$增大而进一步提升。
• 混合逻辑译码器在$N = 2^{10}$时实现501 Mb/s吞吐量，相较半并行译码器提升5.9倍，表明在长码长下具有显著改进。
• 组合逻辑架构通过低时钟频率运行，显著降低动态功耗，尽管并行度高，仍表现出极高的能效。
• 对组合逻辑译码器进行流水化可提升吞吐量，但代价是功耗与面积增加，从而实现性能的可调权衡。
• 延迟与复杂度的分析公式与综合后结果高度吻合，验证了设计模型的准确性，并可实现性能的精确预测。