[论文解读] A Scalable, Fast and Programmable Neural Decoder for Fault-Tolerant Quantum Computation Using Surface Codes

Mengyu Zhang, Xiangyu Ren+7 more|arXiv (Cornell University)|May 25, 2023

Quantum Computing Algorithms and Architecture被引用 5

一句话总结

本文提出了一种可扩展、低延迟且可编程的神经解码器，用于使用旋转表面码的容错量子计算。该工作提出了一种硬件高效的神经网络算法，并结合架构优化以实现并行处理和基于FPGA的实现，对于 $L=5$ 实现了197 ns的解码延迟，对于 $L=7$ 实现了1.136 $\mu$s的延迟，且在真实噪声模型下的准确率接近最小权重完美匹配（MWPM）。

ABSTRACT

Quantum error-correcting codes (QECCs) can eliminate the negative effects of quantum noise, the major obstacle to the execution of quantum algorithms. However, realizing practical quantum error correction (QEC) requires resolving many challenges to implement a high-performance real-time decoding system. Many decoding algorithms have been proposed and optimized in the past few decades, of which neural network (NNs) based solutions have drawn an increasing amount of attention due to their high efficiency. Unfortunately, previous works on neural decoders are still at an early stage and have only relatively simple architectures, which makes them unsuitable for practical QEC. In this work, we propose a scalable, fast, and programmable neural decoding system to meet the requirements of FTQEC for rotated surface codes (RSC). Firstly, we propose a hardware-efficient NN decoding algorithm with relatively low complexity and high accuracy. Secondly, we develop a customized hardware decoder with architectural optimizations to reduce latency. Thirdly, our proposed programmable architecture boosts the scalability and flexibility of the decoder by maximizing parallelism. Fourthly, we build an FPGA-based decoding system with integrated control hardware for evaluation. Our $L=5$ ($L$ is the code distance) decoder achieves an extremely low decoding latency of 197 ns, and the $L=7$ configuration also requires only 1.136 $μ$s, both taking $2L$ rounds of syndrome measurements. The accuracy results of our system are close to minimum weight perfect matching (MWPM). Furthermore, our programmable architecture reduces hardware resource consumption by up to $3.0 imes$ with only a small latency loss. We validated our approach in real-world scenarios by conducting a proof-of-concept benchmark with practical noise models, including one derived from experimental data gathered from physical hardware.

研究动机与目标

• 为容错量子计算中的实时量子误差校正解码器解决高性能、可扩展性、低延迟和灵活性的关键挑战。
• 设计一种神经解码算法，在降低计算复杂度的同时保持高准确率，以实现实际部署。
• 开发一种硬件优化的可编程解码器架构，支持并行处理，并能随代码距离 $L$ 高效扩展。
• 将解码器集成到完整的控制系统中，并利用真实噪声模型（包括谷歌硬件的实验数据）验证其性能。
• 通过FPGA原型设计和ASIC估算，展示在近期及大规模量子系统中实现实时解码的可行性。

提出的方法

• 提出一种多任务、轻量级神经网络（MTLND）解码器，适用于旋转表面码，具有更低复杂度和更高准确率。
• 设计一种定制化、高度并行的解码器架构，专为FPGA部署优化，通过流水线处理和资源共享最小化解码延迟。
• 引入可编程控制单元，支持在不同代码距离 $L$、校验子轮数 $T$ 和噪声模型之间动态重构。
• 采用架构优化技术，如阵列处理和带宽减少，以提升吞吐量并降低面积开销。
• 采用混合训练策略，结合合成数据与电路级噪声数据，包括从谷歌实验表面码数据中提取的参数（$p_g \sim 0.005$，$p_s \sim 0.004$，$p_m \sim 0.018$）。
• 使用集成控制逻辑的完整FPGA解码平台验证系统，实现端到端的实时解码评估。

实验结果

研究问题

• RQ1 在真实电路级噪声模型下，神经解码器能否实现接近最小权重完美匹配（MWPM）的准确率？
• RQ2 硬件优化的神经解码器能否在代码距离 $L \leq 9$ 的情况下实现亚微秒级解码延迟？
• RQ3 可编程解码器架构如何支持在不同代码距离和噪声条件下的动态重构？
• RQ4 在可扩展的神经解码器设计中，硬件资源消耗与解码延迟之间的权衡关系如何？
• RQ5 所提出的系统能否在实际量子控制环路中实现低延迟开销的实时部署？

主要发现

• $L=5$ 解码器实现197 ns的解码延迟，而 $L=7$ 配置仅需1.136 $\mu$s，两者均以 $2L$ 个校验子轮作为输入。
• 神经解码器在电路级噪声下（包括谷歌硬件的实验数据）实现了与最小权重完美匹配（MWPM）相当的准确率。
• 可编程架构相比非可编程设计，将硬件资源消耗降低了最多3.0倍，仅带来轻微的延迟代价。
• ASIC估算显示进一步性能提升，$L=7$ 时在2.5 GHz时钟频率下解码延迟降至170 ns。
• 系统成功处理了复杂的噪声模型，包括来自真实实验数据的模型，证明了其在近期量子硬件中的实际可行性。
• FPGA原型展示了端到端的实时解码能力，验证了所提系统集成到量子控制栈中的可行性。