[论文解读] EURETILE 2010-2012 summary: first three years of activity of the European Reference Tiled Experiment

Pier Stanislao Paolucci, Iuliana Bacivarov+6 more|arXiv (Cornell University)|May 7, 2013

Advanced Memory and Neural Computing参考文献 78被引用 11

一句话总结

EURETILE 2010–2012 提出了一种受大脑启发的、容错的、基于 tiled 的多核架构，其片内通信采用分层结构，模拟神经柱、皮层区域和皮层的组织方式。该架构整合了一个整体式软件工具链，采用分析方法与生物启发方法将应用程序映射到硬件 tile 上，实现了高效的 OS 服务与片内并行计算，通过在多 tile 模拟器和真实硬件平台上运行自定义的 DPSNN-STDP 基准测试，完成了验证。

ABSTRACT

This is the summary of first three years of activity of the EURETILE FP7 project 247846. EURETILE investigates and implements brain-inspired and fault-tolerant foundational innovations to the system architecture of massively parallel tiled computer architectures and the corresponding programming paradigm. The execution targets are a many-tile HW platform, and a many-tile simulator. A set of SW process - HW tile mapping candidates is generated by the holistic SW tool-chain using a combination of analytic and bio-inspired methods. The Hardware dependent Software is then generated, providing OS services with maximum efficiency/minimal overhead. The many-tile simulator collects profiling data, closing the loop of the SW tool chain. Fine-grain parallelism inside processes is exploited by optimized intra-tile compilation techniques, but the project focus is above the level of the elementary tile. The elementary HW tile is a multi-processor, which includes a fault tolerant Distributed Network Processor (for inter-tile communication) and ASIP accelerators. Furthermore, EURETILE investigates and implements the innovations for equipping the elementary HW tile with high-bandwidth, low-latency brain-like inter-tile communication emulating 3 levels of connection hierarchy, namely neural columns, cortical areas and cortex, and develops a dedicated cortical simulation benchmark: DPSNN-STDP (Distributed Polychronous Spiking Neural Net with synaptic Spiking Time Dependent Plasticity). EURETILE leverages on the multi-tile HW paradigm and SW tool-chain developed by the FET-ACA SHAPES Integrated Project (2006-2009).

研究动机与目标

• 设计一种用于大规模并行 tiled 处理器的容错、受大脑启发的系统架构。
• 开发一个整体式软件工具链，利用分析方法与生物启发方法将应用程序映射到硬件 tile 上。
• 通过硬件依赖的软件生成，实现高效 OS 服务并最小化开销。
• 实现高带宽、低延迟的片间通信，模拟神经层次结构（神经柱、皮层区域、皮层）。
• 通过专用皮层仿真基准测试 DPSNN-STDP，在模拟器和真实硬件平台上验证该架构。

提出的方法

• 项目采用分析方法与生物启发方法的结合，通过整体式软件工具链自动生成软件流程-硬件 tile 映射候选方案。
• 自动生成硬件依赖的软件，以实现最高效率和最小开销的 OS 服务。
• 多 tile 模拟器收集性能分析数据，实现工具链中的闭环反馈并指导优化。
• 通过优化的片内编译技术，有效利用流程内部的细粒度并行性。
• 每个基本硬件 tile 集成了一个容错的分布式网络处理器和用于片间通信的 ASIP 加速器。
• 片间通信模拟了三级神经层次结构：神经柱、皮层区域和皮层，实现类大脑的数据流。

实验结果

研究问题

• RQ1 如何有效将受大脑启发的通信层次结构映射到 tiled 多核架构上，以实现低延迟、高带宽的片间通信？
• RQ2 分析方法与生物启发方法的最佳组合是什么，以生成高效的软件流程-硬件 tile 映射？
• RQ3 如何以最小开销生成 OS 服务，以在 tiled 硬件平台上最大化性能？
• RQ4 DPSNN-STDP 基准测试在多大程度上证明了该架构在皮层仿真工作负载中的可行性？
• RQ5 整体式软件工具链（包括性能分析反馈）如何提升在 tiled 系统上的应用映射与性能？

主要发现

• 整体式软件工具链成功利用分析与生物启发方法的混合策略，生成了软件流程-硬件 tile 映射候选方案。
• 硬件依赖的软件生成实现了最高效率和最小开销，使 tiled 平台上的高性能 OS 服务成为可能。
• 多 tile 模拟器收集了全面的性能分析数据，支持反馈驱动的优化，并在工具链中实现了闭环。
• 通过优化的片内编译技术，有效利用了细粒度并行性，提升了流程级别的性能。
• 实现了三级分层片间通信模型（神经柱、皮层区域、皮层），支持高带宽、低延迟的数据交换。
• DPSNN-STDP 基准测试证明了该架构在高效模拟具有突触可塑性的脉冲神经网络方面的能力，验证了其在受大脑启发工作负载中的适用性。