[论文解读] Fast statistical timing analysis for circuits with post-silicon tunable clock buffers

Bing Li, Ning Chen+1 more|arXiv (Cornell University)|Nov 7, 2011

Low-power high-performance VLSI design参考文献 27被引用 10

一句话总结

本文提出一种基于图变换的方法，用于电路中后硅可调时钟缓冲器（PST）的快速统计时序分析，相较于蒙特卡洛模拟实现超过1000倍的加速。该方法计算参数化最小时钟周期并识别性能关键路径门，从而在面向良率的设计流程中实现快速的分析-优化循环。

ABSTRACT

Post-Silicon Tunable (PST) clock buffers are widely used in high performance designs to counter process variations. By allowing delay compensation between consecutive register stages, PST buffers can effectively improve the yield of digital circuits. To date, the evaluation of manufacturing yield in the presence of PST buffers is only possible using Monte Carlo simulation. In this paper, we propose an alternative method based on graph transformations, which is much faster, more than 1000 times, and computes a parametric minimum clock period. It also identifies the gates which are most critical to the circuit performance, therefore enabling a fast analysis-optimization flow.

研究动机与目标

• 为解决缺乏针对后硅可调（PST）时钟缓冲器电路的高效统计时序分析方法的问题。
• 克服蒙特卡洛模拟在PST增强型设计中进行良率评估时的计算瓶颈。
• 实现快速、参数化的时序分析，识别关键路径门，并支持快速优化。

提出的方法

• 将电路时序图进行变换，以将PST缓冲器的可调延迟范围建模为参数化变量。
• 应用基于图的算法，计算在所有工艺变化场景下的参数化最小时钟周期。
• 采用统计延迟模型，将变化通过变换后的图进行传播，同时保持时序依赖关系。
• 通过分析最小时钟周期对单个门延迟的敏感性，识别关键路径门。
• 通过将最小时钟周期表达为PST缓冲器调节参数的函数，支持参数化分析。
• 用确定性图遍历替代随机采样，显著降低运行时间。

实验结果

研究问题

• RQ1 如何在不依赖蒙特卡洛模拟的前提下，加速PST时钟缓冲器电路的统计时序分析？
• RQ2 PST缓冲器调节对工艺变化下参数化最小时钟周期的影响是什么？
• RQ3 哪些门对时序退化最敏感，因而对良率提升最为关键？

主要发现

• 所提方法在良率评估中相比蒙特卡洛模拟实现了超过1000倍的加速。
• 该方法计算出最小时钟周期的参数化表达式，作为PST缓冲器调节与工艺变化的函数。
• 成功识别出对电路性能影响最大的门，从而支持有针对性的优化。
• 该方法在保持高时序预测精度的同时，消除了重复仿真运行的需求。
• 图变换技术实现了高效的分析-优化迭代，支持面向良率的设计。