[论文解读] HiRA: Hidden Row Activation for Reducing Refresh Latency of Off-the-Shelf DRAM Chips

A. Giray Yağlıkçı, Ataberk Olgun+6 more|arXiv (Cornell University)|Sep 21, 2022

Semiconductor materials and devices被引用 5

一句话总结

HiRA 引入了一种新颖的内存操作机制，通过在相同 bank 内通过精心定时的 ACT 和 PRE 命令序列，实现行刷新与行激活的并发操作，从而在不修改 DRAM 芯片硬件的前提下，将现成 DRAM 芯片中的刷新延迟降低了 51.4%。该方法在周期性刷新和 RowHammer 防护性刷新场景下，分别将系统性能提升 12.6% 和 3.73 倍，且无需修改 DRAM 硬件。

ABSTRACT

DRAM is the building block of modern main memory systems. DRAM cells must be periodically refreshed to prevent data loss. Refresh operations degrade system performance by interfering with memory accesses. As DRAM chip density increases with technology node scaling, refresh operations also increase because: 1) the number of DRAM rows in a chip increases; and 2) DRAM cells need additional refresh operations to mitigate bit failures caused by RowHammer, a failure mechanism that becomes worse with technology node scaling. Thus, it is critical to enable refresh operations at low performance overhead. To this end, we propose a new operation, Hidden Row Activation (HiRA), and the HiRA Memory Controller (HiRA-MC). HiRA hides a refresh operation's latency by refreshing a row concurrently with accessing or refreshing another row within the same bank. Unlike prior works, HiRA achieves this parallelism without any modifications to off-the-shelf DRAM chips. To do so, it leverages the new observation that two rows in the same bank can be activated without data loss if the rows are connected to different charge restoration circuitry. We experimentally demonstrate on 56% real off-the-shelf DRAM chips that HiRA can reliably parallelize a DRAM row's refresh operation with refresh or activation of any of the 32% of the rows within the same bank. By doing so, HiRA reduces the overall latency of two refresh operations by 51.4%. HiRA-MC modifies the memory request scheduler to perform HiRA when a refresh operation can be performed concurrently with a memory access or another refresh. Our system-level evaluations show that HiRA-MC increases system performance by 12.6% and 3.73x as it reduces the performance degradation due to periodic refreshes and refreshes for RowHammer protection (preventive refreshes), respectively, for future DRAM chips with increased density and RowHammer vulnerability.

研究动机与目标

• 降低高密度、现成 DRAM 芯片中 DRAM 刷新操作带来的性能开销。
• 应对因行数增加和 RowHammer 引发的防护性刷新导致的刷新延迟增长问题。
• 在不修改 DRAM 芯片电路结构的前提下，实现刷新与内存访问操作之间的并行性。
• 设计一种内存控制器，用于调度 HiRA 操作，以最小化性能退化。
• 在真实 DRAM 芯片上展示 HiRA 的可行性及其性能优势。

提出的方法

• HiRA 利用同一 bank 内不同行电荷恢复电路之间的电气隔离，实现行刷新与行激活的并发操作。
• 通过一系列标准 ACT 和 PRE 命令，以快速连续的方式激活两个电气隔离的行，安全地违反正常时序约束。
• HiRA 内存控制器（HiRA-MC）在可能的情况下，将刷新和访问请求调度为与现有刷新或激活操作重叠。
• HiRA-MC 将刷新请求排队并利用时间松弛，分配截止时间，以实现与其他操作的机会性重叠。
• 该方法仅依赖现有的 DRAM 命令集（ACT、PRE、REF），无需对 DRAM 芯片设计进行任何修改。
• 系统级评估使用工作负载追踪，测量在真实内存访问模式下的性能增益。

Fig. 1: DRAM organization

实验结果

研究问题

• RQ1 是否可以在不修改芯片硬件的前提下，在同一 DRAM bank 内将刷新操作与其它内存操作重叠？
• RQ2 如果两行的电荷恢复电路在电气上相互隔离，是否可以安全地同时激活和刷新同一 bank 内的两行？
• RQ3 仅使用标准 DRAM 命令，通过重叠刷新与访问操作，可实现多大的性能提升？
• RQ4 HiRA 在多样化的真实现成 DRAM 芯片上，在真实工作负载下的表现如何？
• RQ5 HiRA 是否可有效集成到现有 RowHammer 防护机制中，以降低其性能开销？

主要发现

• HiRA 在 56 款真实现成 DRAM 芯片上，平均将刷新两行的整体延迟降低了 51.4%。
• 该技术在所有测试芯片上均表现稳定，实现了持续的性能提升，且无需硬件修改。
• HiRA-MC 通过减少周期性刷新导致的性能退化，使系统性能提升了 12.6%。
• HiRA-MC 在 RowHammer 防护性刷新场景下实现了 3.73 倍的性能提升，显著降低了其开销。
• 只要电荷恢复电路相互隔离，该方法即可实现同一 bank 内任意行对的并发刷新与激活。
• HiRA 可与现有延迟降低技术及 RowHammer 防护机制结合，进一步提升系统性能。

Fig. 2: Performing a HiRA operation and its effects on a DRAM bank. Command timings are not to scale. LRB: Local Row Buffer