[论文解读] Improved bounds for reduction to depth 4 and depth 3

Sébastien Tavenas|HAL (Le Centre pour la Communication Scientifique Directe)|Apr 21, 2013

Complexity and Algorithms in Graphs参考文献 10被引用 12

一句话总结

该论文改进了将算术电路约化为深度-4和深度-3齐次电路的上界，表明一个n元、次数为d、大小为s的多项式可由大小为$2^{O(\big(\mathrm{d}\log(ds)\log(n)\big)^{1/2})}$的深度-4电路计算，且可由相同渐近大小的深度-3电路计算。该结果收紧了先前的界，使深度-4电路的复杂度更接近最优，对永久多项式和行列式多项式的下界研究具有重要意义。

ABSTRACT

Koiran showed that if a $n$-variate polynomial of degree $d$ (with $d=n^{O(1)}$) is computed by a circuit of size $s$, then it is also computed by a homogeneous circuit of depth four and of size $2^{O(\sqrt{d}\log(d)\log(s))}$. Using this result, Gupta, Kamath, Kayal and Saptharishi gave a $\exp(O(\sqrt{d\log(d)\log(n)\log(s)}))$ upper bound for the size of the smallest depth three circuit computing a $n$-variate polynomial of degree $d=n^{O(1)}$ given by a circuit of size $s$. We improve here Koiran's bound. Indeed, we show that if we reduce an arithmetic circuit to depth four, then the size becomes $\exp(O(\sqrt{d\log(ds)\log(n)}))$. Mimicking Gupta, Kamath, Kayal and Saptharishi's proof, it also implies the same upper bound for depth three circuits. This new bound is not far from optimal in the sense that Gupta, Kamath, Kayal and Saptharishi also showed a $2^{Ω(\sqrt{d})}$ lower bound for the size of homogeneous depth four circuits such that gates at the bottom have fan-in at most $\sqrt{d}$. Finally, we show that this last lower bound also holds if the fan-in is at least $\sqrt{d}$.

研究动机与目标

• 改进将一般算术电路转换为齐次深度-4和深度-3电路的已知上界。
• 弥合现有深度-4电路计算永久多项式和行列式多项式时上界与下界之间的差距。
• 加强电路深度约化与算术电路超多项式下界之间的联系。
• 表明对深度-4电路（无论扇入有界或无界）的下界可推出对一般电路的强下界。
• 通过计数论证和单项式支撑技术，对电路复杂度分析进行精细化。

提出的方法

• 利用Koiran深度-4约化技术的改进版本，结合更紧的单项式支撑和扇入约束界。
• 将算术电路分层分解为具有乘法门有界扇入的深度-4结构。
• 利用对和与积中单项式数量的组合界，控制电路大小的增长。
• 实施计数论证，建立计算永久多项式或行列式的齐次深度-4电路的大小下界。
• 在Gupta等人深度-3约化中，用改进的深度-4界替代Koiran的界，从而导出更紧的深度-3上界。
• 将相同框架应用于证明：即使底层扇入下界为$\Omega(\sqrt{n})$，下界仍为$2^{\Omega(\sqrt{n}\log n)}$。

实验结果

研究问题

• RQ1 能否在Koiran界的基础上进一步改进模拟一般电路的齐次深度-4算术电路的大小？
• RQ2 一般算术电路的深度-3电路模拟的最紧可能上界是什么？
• RQ3 当底层扇入至少为$\Omega(\sqrt{n})$时，计算永久多项式的深度-4电路是否仍具有$2^{\Omega(\sqrt{n}\log n)}$的下界？
• RQ4 深度-4约化能否用于推导出行列式的近乎最优深度-3上界？
• RQ5 当底层扇入受约束时，计算行列式的齐次深度-4电路的最小大小是多少？

主要发现

• 本文建立了将大小为s、次数为d的算术电路约化为齐次深度-4电路的新上界：$2^{O\big(\sqrt{d\log(ds)\log n}\big)}$。
• 该界优于Koiran的$2^{O(\sqrt{d}\log d\log s)}$界，尤其当$d, s = n^{O(1)}$时，将指数从$\sqrt{n}\log^2 n$降低至$\sqrt{n}\log n$。
• 改进的深度-4界意味着对同一类电路，相应的深度-3上界为$2^{O\big(\sqrt{d\log(ds)\log n}\big)}$。
• 证明了当底层扇入至少为$\Omega(\sqrt{n})$时，计算永久多项式或行列式的齐次深度-4电路具有$2^{\Omega(\sqrt{n}\log n)}$的下界，表明该界近乎紧致。
• 本文表明，即使底层扇入下界为$t$，计算永久多项式的深度-4电路大小仍为$2^{\Omega(t\log n)}$，推广了先前结果。
• 对于行列式，本文确认：当底层扇入为$\Omega(\sqrt{n})$或第3层扇入为$O(\sqrt{n})$时，深度-4电路的大小为$2^{\Theta(\sqrt{n}\log n)}$，与已知构造一致。