[论文解读] InterLock: An Intercorrelated Logic and Routing Locking

Hadi Mardani Kamali, Kimia Zamiri Azar+2 more|arXiv (Cornell University)|Sep 4, 2020

Physical Unclonable Functions (PUFs) and Hardware Security参考文献 62被引用 8

一句话总结

本论文提出InterLock，一种新颖的互相关逻辑与路由混淆技术，通过在密钥可编程路由模块（keyRBs）中嵌入关键逻辑门，有效抵御所提出的规范剪枝-与或非（CP&SAT）攻击。通过将逻辑混淆与路由混淆相结合，InterLock 防止了通过有界变量添加（BVA）进行的有效预处理，从而彻底阻止了对先前基于路由混淆技术的100%破解成功率，同时将平均面积/延迟开销控制在10%以内。

ABSTRACT

In this paper, we propose a canonical prune-and-SAT (CP&SAT) attack for breaking state-of-the-art routing-based obfuscation techniques. In the CP&SAT attack, we first encode the key-programmable routing blocks (keyRBs) based on an efficient SAT encoding mechanism suited for detailed routing constraints, and then efficiently re-encode and reduce the CNF corresponded to the keyRB using a bounded variable addition (BVA) algorithm. In the CP&SAT attack, this is done before subjecting the circuit to the SAT attack. We illustrate that this encoding and BVA-based pre-processing significantly reduces the size of the CNF corresponded to the routing-based obfuscated circuit, in the result of which we observe 100% success rate for breaking prior art routing-based obfuscation techniques. Further, we propose a new intercorrelated logic and routing locking technique, or in short InterLock, as a countermeasure to mitigate the CP&SAT attack. In Interlock, in addition to hiding the connectivity, a part of the logic (gates) in the selected timing paths are also implemented in the keyRB(s). We illustrate that when the logic gates are twisted with keyRBs, the BVA could not provide any advantage as a pre-processing step. Our experimental results show that, by using InterLock, with only three 8$ imes$8 or only two 16x16 keyRBs (twisted with actual logic gates), the resilience against existing attacks as well as our new proposed CP&SAT attack would be guaranteed while, on average, the delay/area overhead is less than 10% for even medium-size benchmark circuits.

研究动机与目标

• 识别并利用现有基于路由混淆技术（特别是Full-Lock和Cross-Lock）中的关键漏洞。
• 提出一种新型攻击方法——规范剪枝-与或非（CP&SAT）攻击，该方法利用有界变量添加（BVA）预处理，显著降低CNF复杂度，从而破坏现有的基于路由的混淆方案。
• 设计一种统一的防御机制InterLock，将逻辑混淆与路由混淆相结合，以中和CP&SAT攻击。
• 在多种先进工艺技术（包括Tgate CMOS、PVIA反熔丝和TIGFET SiNWFET）上评估InterLock的有效性与开销。
• 证明在keyRBs中嵌入逻辑门可阻止基于BVA的预处理优势，从而在不引入过大面积或延迟开销的前提下显著提升安全性。

提出的方法

• 提出一种新型CP&SAT攻击，首先基于详细的路由约束，对keyRBs进行高效的SAT编码。
• 引入有界变量添加（BVA）算法，对keyRBs的CNF表示进行重编码与压缩，再进行SAT求解。
• 设计InterLock，将关键时序路径中的逻辑门直接嵌入keyRBs中，从而破坏BVA预处理的有效性。
• 采用三种先进工艺技术（Tgate CMOS、基于PVIA的多路复用器、TIGFET SiNWFET）实现InterLock，以评估面积、功耗与延迟开销。
• 使用规范剪枝-与或非框架，评估InterLock对现有及新提出的攻击的抗性能力。
• 通过晶体管级实现与DRC合规的布局策略，在基准电路（如b15、b14、s35932）上评估开销。

实验结果

研究问题

• RQ1 基于BVA的预处理步骤是否能显著降低基于路由混淆的CNF复杂度，从而实现高效的基于SAT的密钥恢复？
• RQ2 为何在keyRBs中嵌入逻辑门可阻止BVA预处理在SAT攻击中的有效性？
• RQ3 InterLock在实现对CP&SAT及其他基于SAT攻击的强抗性的同时，其面积与延迟开销在多大程度上保持在较低水平？
• RQ4 不同物理工艺（Tgate、PVIA、TIGFET）对InterLock实现的面积、功耗与延迟开销有何影响？
• RQ5 InterLock是否能在最小性能退化下，对现有技术及新提出的攻击实现100%的抗性？

主要发现

• CP&SAT攻击通过BVA预处理显著降低CNF规模，成功以100%成功率破解Full-Lock与Cross-Lock，揭示了现有基于路由混淆技术中的关键漏洞。
• InterLock通过在keyRBs中嵌入逻辑门，阻止了BVA预处理的优势，导致攻击因CNF复杂度显著提升而失效。
• 在中等规模基准电路上，InterLock平均面积与延迟开销低于10%，即使仅使用三个8×8或两个16×16的keyRBs亦可实现。
• 与Tgate CMOS相比，基于TIGFET的keyRBs可将面积与延迟开销分别降低最多20%与56%，是效率最高的实现方式。
• 手动插入基于PVIA的多路复用器导致DRC违规与利用率低下，尽管理论上潜力可观，但性能增益受限。
• 选择高松弛时序路径进行逻辑嵌入，可最大限度减少对关键路径延迟的影响，从而保持性能稳定。