[论文解读] On the likelihood of multiple bit upsets in logic circuits

Nanditha Rao, Shahbaz Sarik+1 more|arXiv (Cornell University)|Jan 6, 2014

Radiation Effects in Electronics参考文献 15被引用 6

一句话总结

本文通过详细的后版图SPICE仿真和蒙特卡洛采样，量化了单个瞬态事件导致逻辑电路中多个位翻转的可能性。研究发现，给定单个位翻转时发生多个位翻转的条件概率最高可达0.31，表明在纳米尺度逻辑电路中，真实软错误故障建模必须采用多比特翻转模型。

ABSTRACT

Soft errors have a significant impact on the circuit reliability at nanoscale technologies. At the architectural level, soft errors are commonly modeled by a probabilistic bit-flip model. In developing such abstract fault models, an important issue to consider is the likelihood of multiple bit errors caused by particle strikes. This likelihood has been studied to a great extent in memories, but has not been understood to the same extent in logic circuits. In this paper, we attempt to quantify the likelihood that a single transient event can cause multiple bit errors in logic circuits consisting of combinational gates and flip-flops. In particular, we calculate the conditional probability of multiple bit-flips given that a single bit flips as a result of the transient. To calculate this conditional probability, we use a Monte Carlo technique in which samples are generated using detailed post-layout circuit simulations. Our experiments on the ISCAS'85 benchmarks and a few other circuits indicate that, this conditional probability is quite significant and can be as high as 0.31. Thus we conclude that multiple bit-flips must necessarily be considered in order to obtain a realistic architectural fault model for soft errors.

研究动机与目标

• 评估单个瞬态事件导致逻辑电路中多个位翻转的可能性。
• 评估传统单一位翻转故障模型在纳米尺度技术中是否足以实现软错误可靠性建模的准确性。
• 利用真实电路仿真，量化在至少一个位发生翻转的条件下，多个位翻转的条件概率。
• 提供实证证据，表明多个位翻转不可忽视，必须纳入架构级软错误故障模型中。

提出的方法

• 本研究采用蒙特卡洛仿真框架，基于ISCAS’85基准电路及其他设计的详细后版图SPICE仿真。
• 通过在单个晶体管的漏极均匀注入瞬态毛刺，模拟单粒子撞击。
• 在多个输入向量上执行故障注入，并记录触发器输出端的位翻转情况。
• 条件概率θ通过多重位翻转情况数与至少一个位翻转的情况数之比进行估计。
• 为每个估计值计算95%置信区间，并在标准误差小于估计值的10%时判定为收敛。
• 仿真在高性能计算资源上并行运行，最多使用200个核心，以高效处理大型电路。

实验结果

研究问题

• RQ1 单个瞬态事件导致逻辑电路中一个位翻转的同时，引发多个位翻转的条件概率是多少？
• RQ2 多个位翻转的发生概率在不同逻辑电路设计和结构中如何变化？
• RQ3 电路特定因素（如逻辑深度、门数量和路径平衡）在多大程度上影响多个位翻转的概率？
• RQ4 单一位翻转故障模型是否足以准确建模现代纳米尺度逻辑电路中的软错误？
• RQ5 基于后版图仿真，多个位翻转的概率如何随工艺缩放而变化？

主要发现

• 在单个位翻转的条件下，多个位翻转的条件概率范围从0.01%到最高31.4%，其中最高值出现在一个8位乘法器中。
• 在8位乘法器中，多个位翻转的条件概率为31.4%，表明单个瞬态事件极有可能引发多个错误。
• 多个位翻转的概率在不同电路中并非均匀分布，而是取决于逻辑深度、门数量和路径平衡等结构与功能因素。
• 本研究证实，多个位翻转在逻辑电路中是显著且不可忽视的现象，挑战了单一位翻转故障模型的假设。
• 研究结果基于详细的后版图SPICE仿真，未做简化假设，因此估计结果具有高度可信度。
• 作者预计，随着工艺缩放，多个位翻转的概率将上升，因为单个粒子事件更可能同时击中多个晶体管栅极。