[论文解读] One nanometer HfO$_2$-based ferroelectric tunnel junctions on silicon

Suraj Cheema, Nirmaan Shanker+5 more|arXiv (Cornell University)|Jul 13, 2020

Ferroelectric and Negative Capacitance Devices参考文献 34被引用 5

一句话总结

本论文展示了基于硅衬底、采用原子层沉积生长的1 nm 锆掺杂铪氧化物（Zr-doped HfO₂）势垒的铁电隧道结（FTJs），实现了19,000%的记录性隧道电致电阻率以及在低读取电压下的高导通态电流密度（>1 A cm⁻²），该结果在超小尺寸非易失性存储器的HfO₂基FTJ缩放中克服了关键限制。超薄、与CMOS工艺兼容的铁电势垒实现了高电致电阻率与大隧道电流的同步提升。

ABSTRACT

In ferroelectric materials, spontaneous symmetry breaking leads to a switchable electric polarization, which offers significant promise for nonvolatile memories. In particular, ferroelectric tunnel junctions (FTJs) have emerged as a new resistive switching memory which exploit polarization-dependent tunnel current across a thin ferroelectric barrier. Here we demonstrate FTJs with CMOS-compatible Zr-doped HfO$_2$ (Zr:HfO$_2$) ferroelectric barriers of just 1 nm thickness, grown by atomic layer deposition on silicon. These 1 nm Zr:HfO$_2$ tunnel junctions exhibit large polarization-driven electroresistance (19000$\%$), the largest value reported for HfO$_2$-based FTJs. In addition, due to just a 1 nm ferroelectric barrier, these junctions provide large tunnel current (> 1 A/cm$^2$) at low read voltage, orders of magnitude larger than reported thicker HfO$_2$-based FTJs. Therefore, our proof-of-principle demonstration provides an approach to simultaneously overcome three major drawbacks of prototypical FTJs: a Si-compatible ultrathin ferroelectric, large electroresistance, and large read current for high-speed operation.

研究动机与目标

• 为克服传统HfO₂基铁电隧道结（FTJs）在超薄势垒厚度下电致电阻率不足与隧道电流过低的局限性。
• 展示在硅衬底上实现与CMOS工艺兼容的超薄铁电势垒，并在1 nm尺度下保持稳定的铁电性。
• 实现高隧道电致电阻率（TER）与高导通态电流密度的同步提升，以支持高速、低功耗的存储器运行。
• 通过在实际工作条件下进行耐久性与保持性测试，验证1 nm Zr:HfO₂ FTJs的可靠性。

提出的方法

• 采用原子层沉积（ALD）在硅衬底上生长1 nm厚的Zr:HfO₂铁电势垒，衬底上先沉积1 nm热氧化硅（SiO₂）缓冲层，并覆盖50 nm钨（W）帽层。
• 在W帽层保护下于500 °C进行退火处理，通过受限应力稳定铁电正交晶系相（Pca2₁）。
• 同步辐射X射线反射率（XRR）、掠入射衍射（GID）及倒空间映射分析证实了Zr:HfO₂的超薄、高度取向且具有极性的正交晶系相。
• 压电力显微镜（PFM）切换谱测量证实了180°极化滞后行为，验证了1 nm薄膜中的铁电性。
• 采用阶梯式写入与固定读取波形的脉冲I-V测量，表征了极化依赖的隧道输运行为。
• 隧道电致电阻率（TER）定义为（J_on - J_off）/J_off × 100%，其中J_on与J_off在低读取电压（如200 mV）下测得。

实验结果

研究问题

• RQ1 能否通过与CMOS工艺兼容的工艺在硅衬底上稳定1 nm厚的Zr:HfO₂薄膜的铁电性？
• RQ2 1 nm HfO₂基FTJ中可实现的最大隧道电致电阻率（TER）是多少？与更厚的样品或钙钛矿基材料相比有何差异？
• RQ3 能否在1 nm HfO₂基FTJ中实现低读取电压下的高隧道电流密度（>1 A cm⁻²），从而支持高速、低功耗运行？
• RQ4 在重复开关与长期存储条件下，1 nm Zr:HfO₂ FTJ的耐久性与保持性表现如何？

主要发现

• 1 nm Zr:HfO₂铁电隧道结实现了19,000%的记录性高隧道电致电阻率（TER），为迄今报道的HfO₂基FTJs中最大值。
• 在200 mV读取电压下，导通态电流密度超过1 A cm⁻²，相比此前报道的较厚HfO₂基FTJs提升了约一个数量级。
• 在约150 mV读取电压下，实现了190的最高ON/OFF电导率比，证实了强烈的极化依赖性隧道输运。
• 耐久性测试显示，在±2.8 V/−2.5 V写入电压下经过1,000次写入循环后，ON/OFF电导率比保持稳定在10×，表明具有优异的开关稳定性。
• 保持性测量结果表明，大TER窗口在长达10⁴秒内保持稳定，与先前1 nm Zr:HfO₂ PFM保持性结果一致。
• 1 nm Zr:HfO₂ FTJs在TER与电流密度的综合性能上，优于所有此前报道的硅基HfO₂基FTJs，甚至优于外延钙钛矿基FTJs。