[论文解读] Optimization of reversible sequential circuits

Abu Sadat Md. Sayem, Masashi Ueda|arXiv (Cornell University)|Jun 23, 2010

Quantum Computing Algorithms and Architecture参考文献 1被引用 69

一句话总结

本文提出了一种基于新型可逆门的优化设计，用于实现可逆D锁存器和JK锁存器电路，以减少门数、垃圾输出、延迟和硬件复杂度——这些是低功耗纳米尺度计算中的关键指标。所提出的锁存器在所有主要优化标准上均优于现有设计，显著提升了其在量子计算和可逆逻辑电路中的性能。

ABSTRACT

In recent years reversible logic has been considered as an important issue for designing low power digital circuits. It has voluminous applications in the present rising nanotechnology such as DNA computing, Quantum Computing, low power VLSI and quantum dot automata. In this paper we have proposed optimized design of reversible sequential circuits in terms of number of gates, delay and hardware complexity. We have designed the latches with a new reversible gate and reduced the required number of gates, garbage outputs, and delay and hardware complexity. As the number of gates and garbage outputs increase the complexity of reversible circuits, this design will significantly enhance the performance. We have proposed reversible D-latch and JK latch which are better than the existing designs available in literature.

研究动机与目标

• 为应对新兴纳米技术（如量子计算和DNA计算）中对低功耗数字电路日益增长的需求。
• 减少可逆时序电路中的硬件复杂度、门数和延迟，这对高效实现至关重要。
• 最小化垃圾输出数量，这是可逆逻辑设计中的主要瓶颈。
• 开发性能优于文献中现有设计的改进型可逆锁存器架构。
• 通过创新的门级优化，提升可逆时序电路的整体性能。

提出的方法

• 作者引入一种新型可逆门，用于构建优化的D锁存器和JK锁存器电路。
• 设计过程聚焦于最小化门数和垃圾输出数量，同时降低传播延迟。
• 所提出的锁存器采用可逆逻辑原理进行综合，确保满足幺正变换且无信息丢失。
• 基于门数、垃圾输出数、延迟和硬件复杂度对架构进行评估。
• 设计方法借鉴已知的可逆逻辑综合技术，但通过引入新型门实现更优结果。
• 性能与文献中现有的可逆锁存器设计进行基准测试比较。

实验结果

研究问题

• RQ1 如何优化可逆时序电路以减少门数和硬件复杂度？
• RQ2 最小化垃圾输出对可逆锁存器性能有何影响？
• RQ3 新型可逆门设计能否在D锁存器和JK锁存器实现中带来更优性能？
• RQ4 所提出的锁存器设计在延迟和面积效率方面与现有设计相比如何？
• RQ5 在不损害功能性的前提下，门数和垃圾输出数量可被减少到何种程度？

主要发现

• 所提出的D锁存器设计相比现有可逆锁存器设计，门数和垃圾输出数量均有所减少。
• 所提出的JK锁存器在硬件复杂度和延迟方面均低于以往发表的实现方案。
• 新型可逆门使锁存器架构更加紧凑高效，从而整体提升了电路性能。
• 优化显著降低了门数和垃圾输出数量，直接增强了可扩展性。
• 所提出的锁存器在所有关键指标上均优于现有设计：门数、延迟、硬件复杂度和垃圾输出。
• 该设计在低功耗VLSI和量子点自动机应用中展现出明显优势。