[论文解读] Randomized Nested Polar Subcode Constructions for Privacy, Secrecy, and Storage

Onur Günlü, Peter Trifonov+3 more|arXiv (Cornell University)|Apr 25, 2020

Error Correcting Code Techniques参考文献 33被引用 7

一句话总结

该论文提出了一种随机化嵌套极化子码（PSC）构造方法，以提升基于物理不可克隆函数（PUFs）的密钥生成性能，利用低码率PSC中的动态冻结符号进行错误校正，高码率极化码用于向量量化。该方法在密钥生成速率与存储开销比率方面相比先前的嵌套极化码提升了36%，在列表大小L=64时增益可达30%，展现出针对SRAM PUF的优越有限长度性能。

ABSTRACT

We consider polar subcodes (PSCs), which are polar codes (PCs) with dynamically-frozen symbols, to increase the minimum distance as compared to corresponding PCs. A randomized nested PSC construction with a low-rate PSC and a high-rate PC, is proposed for list and sequential successive cancellation decoders. This code construction aims to perform lossy compression with side information. Nested PSCs are used in the key agreement problem with physical identifiers. Gains in terms of the secret-key vs. storage rate ratio as compared to nested PCs with the same list size are illustrated to show that nested PSCs significantly improve on nested PCs. The performance of the nested PSCs is shown to improve with larger list sizes, which is not the case for nested PCs considered.

研究动机与目标

• 为解决在密钥协商中，由于最小距离较小，导致嵌套极化码在物理标识符（特别是SRAM PUF）应用中有限长度性能受限的问题。
• 通过使用具有动态冻结符号的极化子码增加最小距离，从而提升密钥与存储开销的速率比。
• 设计一种面向物理层安全与隐私应用的实用化、随机化嵌套PSC构造方法。
• 证明在串行与列表逐次消除（successive cancellation）译码下，嵌套PSC优于嵌套极化码，尤其在较大列表尺寸时表现更优。

提出的方法

• 一种随机化嵌套PSC构造方法将低码率极化子码（PSC）用于错误校正，高码率极化码（PC）用于向量量化，形成嵌套码结构。
• 在PSC中使用动态冻结符号（DFSs）以提升最小距离，从而增强纠错能力，超越标准极化码。
• 设计流程适配SRAM PUF模型，采用二元对称信源与信道，对类型-A与类型-B DFSs进行性能优化。
• 采用列表大小为L的串行逐次消除（SC）译码，其中L用于在性能与复杂度之间进行权衡。
• 使用包含SumCount与CompCount度量的串行译码器评估构造方法的译码复杂度。
• 以密钥与存储开销速率比为主要指标，将性能与文献[14]中的先前嵌套极化码进行基准对比。

实验结果

研究问题

• RQ1 与标准嵌套极化码相比，具有动态冻结符号的极化子码是否能提升在PUF密钥生成中的密钥-存储速率比？
• RQ2 在串行逐次消除译码中，嵌套极化子码的性能如何随列表大小增加而变化？
• RQ3 在SRAM PUF背景下，使用随机化PSC是否能实现优于代数或非随机化PSC的有限长度性能？
• RQ4 所提出的构造能否在保持低译码复杂度的同时，实现接近最大似然译码的性能？
• RQ5 在中等列表尺寸下，类型-A与类型-B动态冻结符号的最优配置为何，可使密钥-存储速率比最大化？

主要发现

• 当L=8时，Code 1的密钥-存储速率比达到0.2315，相比[14]中相同列表大小的嵌套PC提升了17.5%。
• 将列表大小提升至L=64后，密钥-存储速率比提高至0.2698，相比L=8时的基线嵌套PC提升了36%。
• 对于嵌套PSC，更大列表尺寸带来的性能增益显著，而嵌套PC的增益在早期即趋于饱和。
• 低码率PSC的译码复杂度显著低于相同L与n的高码率PC，尤其在列表尺寸增大时更为明显。
• 低码率PSC的平均加法运算次数随L仅略有增加（例如，L=8时为6512.3，L=64时为6681.3），表明其复杂度增长极低。
• 在SRAM PUF文献中，目前报道的最佳密钥-存储速率比由n=1024、L=64的Code 1实现，达到0.2698。