[论文解读] Standard Cell Library Design and Optimization Methodology for ASAP7 PDK

Xiaoqing Xu, Nishi Shah+4 more|arXiv (Cornell University)|Jul 30, 2018

Low-power high-performance VLSI design被引用 11

一句话总结

本文提出了一套全面的方法论，用于在7nm节点使用ASAP7 PDK设计和优化标准单元库。该方法采用全面的晶体管尺寸调整与广义欧拉路径布局法，以实现高质量的版图设计，表明相较于最小化库，更丰富的库（alpha lib）在高频频段下显著提升了时序收敛性与PPA指标。

ABSTRACT

Standard cell libraries are the foundation for the entire backend design and optimization flow in modern application-specific integrated circuit designs. At 7nm technology node and beyond, standard cell library design and optimization is becoming increasingly difficult due to extremely complex design constraints, as described in the ASAP7 process design kit (PDK). Notable complexities include discrete transistor sizing due to FinFETs, complicated design rules from lithography and restrictive layout space from modern standard cell architectures. The design methodology presented in this paper enables efficient and high-quality standard cell library design and optimization with the ASAP7 PDK. The key techniques include exhaustive transistor sizing for cell timing optimization, transistor placement with generalized Euler paths and back-end design prototyping for library-level explorations.

研究动机与目标

• 为应对7nm节点标准单元库设计日益增加的复杂性，特别是由于FinFET结构与严格的设计规则所致。
• 开发一种可扩展、自动化的高质量标准单元版图生成方法论，适用于ASAP7 PDK环境。
• 基于完整的后端流程指标（PPA）实现库级优化，以支持学术研究。
• 提供公开可获取的、高保真的标准单元库（min lib与alpha lib），作为研究基准。
• 探索标准单元架构（9-track与7.5-track）及库的丰富程度对设计收敛性与性能的影响。

提出的方法

• 采用全面的晶体管尺寸调整方法，以平衡基于FinFET的标准单元中上升沿与下降沿延迟。
• 应用广义欧拉路径理论，生成高质量的晶体管布局，显著扩展解空间。
• 在广义欧拉路径框架内支持引脚可访问性、扩散区断点与虚拟栅极插入。
• 利用完整的后端设计流程（综合、布局、布线）评估并优化库级PPA指标。
• 对比两种标准单元架构：9-track与7.5-track，其具有不同的轨道资源与鳍数量。
• 通过比较最小库（min lib）与增强库（alpha lib）在时序、功耗与面积方面的表现，评估库的丰富程度。

实验结果

研究问题

• RQ1 全面的晶体管尺寸调整在7nm FinFET标准单元中如何改善时序平衡？
• RQ2 广义欧拉路径布局方法在复杂标准单元设计中，对版图质量与解空间的提升程度如何？
• RQ3 标准单元架构（9-track与7.5-track）对ASAP7 PDK中可布线性、时序与面积有何影响？
• RQ4 库的丰富程度（min lib与alpha lib）在高频设计中对时序收敛性与PPA指标的影响如何？
• RQ5 在ASAP7 PDK下，标准单元库的基准PPA结果是什么，可作为研究基准？

主要发现

• 在9-track架构下，alpha库在1.0 GHz频率下实现了更好的时序收敛性，负slack（WNS）降低至0 ps，而min库仍存在负WNS值。
• 在0.9 GHz与1.0 GHz频率下，alpha库成功实现时序收敛，而min库因存在负WNS与TNS值而失败。
• 在7.5-track架构下，alpha库在0.8 GHz频率下功耗略高（+0.05mW），面积略大（+49.5µm²），但时序表现更优。
• 7.5-track架构因金属-1轨道更少，导致单元内布线挑战增加，对金属-2布线的依赖性提高。
• 广义欧拉路径方法相比传统方法显著扩展了解空间，能够有效容纳引脚可访问性与扩散区断点等复杂约束。
• 基于完整流程PPA指标的库级优化，为未来学术研究在标准单元设计与优化方面提供了稳健、数据驱动的基准。