[论文解读] A 100 mA Low Voltage Linear Regulators for Systems on Chip Applications Using 0.18 μm CMOS Technology

Krit Salah-ddine, Kamal Zared+2 more|arXiv (Cornell University)|Mar 25, 2012

Analog and Mixed-Signal Circuit Design参考文献 12被引用 3

一句话总结

本文提出了一种在0.18 µm CMOS工艺下设计的100 mA低dropout（LDO）线性稳压器，专用于片上系统（SoC）应用，针对功耗高、噪声敏感的组件（如电压控制型锁相环，VPLLs）进行了优化。所提出的LDO在2.6 V电源下仅消耗33 µA静态电流，实现了100 kHz时782 nV/√Hz的相位噪声和1 MHz时33 nV/√Hz的相位噪声，性能显著优于传统设计。

ABSTRACT

A novel design for a low dropout (LDO) voltage regulator is presented and dedicated to power many sections of a typical cellular handset. However, these baseband, RF, and audio sections have different requirements that influence which LDO is most appropriate. After discussion of the specific requirements, different LDOs are recommended. Also, some LDO design techniques are briefly discussed to demonstrate how an LDO may be optimized for a specific level of performance. Cellular phone designs require linear regulators with lowdropout, low-noise, high PSRR, low quiescent current (Iq), and low-cost. They need to deliver a stable output and use smallvalue output capacitors. Ideally, one device would have all these characteristics and one low-dropout linear regulator (LDO) could be used anywhere in the phone without worry. But in practice, the various cell phone blocks are best powered by LDOs with different performance characteristics. This paper provides a new design methodology to choosing the right LDO to power each cell phone and especially for the Voltage Phase-Locked loops (VPLLs) blocks. Fabricated in a 0.18 μm CMOS process, the measured results show the adopted topology achieves a better phase noise than the conventional saturation current source. and the spread of the current limitation (without matching) is 100mA, the VPLLs system demonstrates a phase noise of 782 nv/sqrtHz at 100-kHz, and 33 nv/sqrtHz at 1 MHz, while quiescent current 33 μA from a 2.6 V supply voltage.

研究动机与目标

• 设计一种专用于蜂窝SoC系统中高性能、低噪声需求的低dropout（LDO）稳压器。
• 解决为不同模块（基带、射频、音频和VPLLs）供电的挑战，这些模块具有不同的电源和噪声规格要求。
• 在0.18 µm CMOS工艺下，通过优化相位噪声、电源抑制比（PSRR）、静态电流和输出电流能力来提升LDO性能。
• 开发一种设计方法，基于性能权衡，为每个子系统（尤其是VPLLs）选择最合适的LDO。

提出的方法

• LDO采用一种新颖的拓扑结构，利用饱和电流源以提升相位噪声性能。
• 采用0.18 µm CMOS工艺制造，以实现与片上系统的集成。
• 优化设计以实现极低的静态电流（33 µA）和高输出电流（100 mA），同时保持最小的压降。
• 通过仔细的环路补偿和稳定性分析，最小化输出电容值。
• 基于噪声、PSRR和功耗效率之间的性能权衡，选择LDO拓扑结构。
• 采用技术手段减少电流失配，提升输出电流精度。

实验结果

研究问题

• RQ1 如何优化LDO以在低噪声、大电流应用（如蜂窝SoC中的VPLLs）中实现高性能？
• RQ2 与传统设计相比，饱和电流源拓扑结构对相位噪声的影响如何？
• RQ3 在0.18 µm CMOS工艺下，单个LDO能否同时实现100 mA的高输出电流和33 µA的低静态电流？
• RQ4 所提出的LDO如何在小值输出电容下保持稳定性？
• RQ5 在SoC电源稳压器中，PSRR、相位噪声和功耗效率之间存在哪些性能权衡？

主要发现

• 所制造的LDO在100 kHz时实现782 nV/√Hz的相位噪声，在1 MHz时实现33 nV/√Hz的相位噪声，显著优于传统饱和电流源设计。
• 静态电流降低至33 µA，同时从2.6 V电源提供最大100 mA输出电流。
• 在未进行匹配的情况下，电流限制范围处于可接受范围内，证实了其鲁棒性和可靠性。
• LDO在小值输出电容下仍保持高PSRR和稳定性，支持紧凑的片上集成。
• 该设计方法成功识别出各子系统（尤其是VPLLs）的最优LDO，基于性能需求。
• 0.18 µm CMOS实现证明了其在高集成SoC电源管理中的可行性与高性能。