[论文解读] A 5.5 ps Time-interval RMS Precision Time-to-Digital Convertor Implemented in Intel Arria 10 FPGA

Jie Kuang, Yonggang Wang|arXiv (Cornell University)|May 31, 2018

Advancements in PLL and VCO Technologies参考文献 2被引用 5

一句话总结

本文提出了一种在英特尔 Arria 10 FPGA 中实现的高精度时间到数字转换器（TDC），采用抽头延迟线（TDL）架构并结合一元计数编码，以缓解 20 nm 工艺 FPGA 中的气泡效应。通过组合四个并行 TDL 并校准延迟链的一致性，该 TDC 在 0–50 ns 范围内实现了 5.45 ps RMS 的时间间隔测量精度，证明了在主流 FPGA 中实现亚 6 ps 分辨率的可行性。

ABSTRACT

As an important part of the field programmable gate array (FPGA) market, Intel FPGA has also great potential for implementation of time-to-digital convertor (TDC). In this paper, the basic tapped delay line (TDL) TDC structure is adapted in Intel Arria 10 FPGA, which is manufactured with 20 nm process technology. Because of the serious bubble problem for FPGA made by state-of-art process, the ones counter encoding scheme is employed to maintain the delay elements in TDL resolvable for achieving high TDC time precision. The test of TDC bin width reveals that the characteristics of the delay chain are highly consistent with the fundamental structure of logic resource in the FPGA. To improve TDC time precision, four TDLs are combined parallel for final TDC implementation. Using two identical TDC channels, the average RMS precision for measurements of time-intervals in the range from 0 to 50 ns reaches 5.45 ps. The test results demonstrate that high performance TDC can be implemented in current Intel main-stream FPGAs as well.

研究动机与目标

• 在主流英特尔 FPGA 中实现亚 6 ps 时间间隔精度的时间到数字转换。
• 解决在 20 nm 工艺 FPGA 中实现的高速、高分辨率 TDC 中的气泡问题。
• 验证 FPGA 逻辑资源中延迟单元的一致性和线性特性，以支持高精度 TDC 应用。
• 证明高性能 TDC 可在无需定制硅片的情况下高效实现在商用 FPGA 中。

提出的方法

• 在英特尔 Arria 10 FPGA 中采用抽头延迟线（TDL）结构作为核心 TDC 架构。
• 采用一元计数编码以解决延迟单元问题，并抑制高速 TDL 中的气泡效应。
• 使用四个并行 TDL 以提高时间分辨率并减少时间间隔测量中的抖动。
• 对延迟链特性进行校准，以确保其与 FPGA 逻辑资源的基本结构一致。
• 实现两个相同的 TDC 通道以交叉验证时间间隔测量结果。
• 使用均方根误差作为性能指标，在 0–50 ns 范围内测量时间间隔精度。

实验结果

研究问题

• RQ1 能否在主流 20 nm 英特尔 FPGA 中实现具有亚 6 ps 分辨率的高精度 TDC？
• RQ2 一元计数编码在基于 FPGA 的 TDL 中如何缓解气泡效应？
• RQ3 FPGA 逻辑资源的延迟特性在多大程度上支持 TDC 的一致性和线性运行？
• RQ4 在商用 FPGA 中使用并行 TDL 能实现多高的时间间隔测量精度？

主要发现

• 该 TDC 在 0–50 ns 范围内实现了 5.45 ps RMS 的时间间隔测量精度，证明了其亚 6 ps 分辨率。
• Arria 10 FPGA 中的延迟链特性与其实现逻辑资源的基本结构高度吻合，从而实现了可预测的 TDC 行为。
• 一元计数编码成功解决了高速 TDL 中的气泡问题，同时保持了精细的时间分辨率。
• 使用四个并行 TDL 显著提升了时间精度，并实现了多个测量通道间的一致性能。
• 结果证实，高性能 TDC 可在无需定制 ASIC 设计的情况下有效实现在商用英特尔 FPGA 中。