[论文解读] A 6bit, 1.2GSps Low-Power Flash-ADC in 0.13$\mu$m Digital CMOS

Christoph Sandner, Martin Clara+3 more|arXiv (Cornell University)|Oct 25, 2007

Analog and Mixed-Signal Circuit Design参考文献 3被引用 16

一句话总结

本文提出了一种在0.13µm数字CMOS工艺中实现的6位、1.2 GSps全闪存ADC，采用电容插值技术，实现了低功耗（在1.2 GSps下为160mW）和高能效。该设计消除了对参考电阻分压器的需求，实现了隐式采样保持功能，并将输入电容降低至400fF，从而在600MSps下实现了1.5pJ/convstep的创纪录低FOM值。

ABSTRACT

A 6bit flash-ADC with 1.2GSps, wide analog bandwidth and low power, realized in a standard digital 0.13 $\\mu$m CMOS copper technology is presented. Employing capacitive interpolation gives various advantages when designing for low power: no need for a reference resistor ladder, implicit sample-and-hold operation, no edge effects in the interpolation network (as compared to resistive interpolation), and a very low input capacitance of only 400fF, which leads to an easily drivable analog converter interface. Operating at 1.2GSps the ADC achieves an effective resolution bandwidth (ERBW) of 700MHz, while consuming 160mW of power. At 600MSps we achieve an ERBW of 600MHz with only 90mW power consumption, both from a 1.5V supply. This corresponds to outstanding Figure-of-Merit numbers (FoM) of 2.2 and 1.5pJ/convstep, respectively. The module area is 0.12mm^2.

研究动机与目标

• 设计一种适用于标准数字CMOS工艺集成的高速、低功耗全闪存ADC。
• 克服传统全闪存ADC中电阻分压参考网络的局限性，如高功耗和大面积。
• 在最小化功耗和输入电容的同时，实现高有效分辨率带宽（ERBW）。
• 通过降低输入电容，实现易于驱动的模拟接口。
• 在亚1.5V供电条件下展示具有竞争力的性能指标（FoM）表现。

提出的方法

• 采用电容插值技术替代传统的电阻分压参考网络，消除了对电流抑制型参考电阻的需求。
• 电容插值网络通过在采样阶段存储参考电压，实现隐式采样保持功能。
• 该设计将输入电容降低至仅400fF，显著减少了对输入信号的驱动需求。
• ADC在1.5V供电下以1.2 GSps运行，实现700MHz的有效分辨率带宽（ERBW）。
• 通过优化电路设计并采用与标准制造工艺兼容的数字CMOS工艺，实现功耗最小化。
• 该架构在标准0.13µm CMOS工艺中实现，实现了高集成度和低面积（0.12mm²）。

实验结果

研究问题

• RQ1 电容插值能否有效替代全闪存ADC中的电阻分压参考网络，以降低功耗和面积？
• RQ2 在高速全闪存ADC中，采用电容技术可将输入电容最小化到何种程度？
• RQ3 在标准数字CMOS工艺中，6位全闪存ADC在1.2 GSps下的可实现能效（FoM）是多少？
• RQ4 与电阻方法相比，电容插值对信号完整性和边缘效应的影响如何？
• RQ5 在数字CMOS工艺中，能否在高采样率下保持高有效分辨率带宽（ERBW），同时实现低功耗？

主要发现

• ADC在1.2 GSps下仅消耗160mW功耗，实现700MHz的有效分辨率带宽（ERBW）。
• 在600MSps下，ERBW达到600MHz，功耗仅为90mW，FOM为1.5pJ/convstep。
• 输入电容降低至仅400fF，实现了高度可驱动的模拟接口。
• 该设计消除了边缘效应，并避免了参考电阻分压器的使用，简化了版图设计并降低了功耗。
• 该模块仅占用0.12mm²面积，展现出优异的面积效率。
• 0.13µm数字CMOS工艺实现了与数字逻辑的完全集成以及低成本制造。