[论文解读] A Clock Synchronizer for Repeaterless Low Swing On-Chip Links

Naveen Kadayinti, Maryam Shojaei Baghini+1 more|arXiv (Cornell University)|Oct 14, 2015

Advancements in PLL and VCO Technologies参考文献 9被引用 3

一句话总结

该论文提出了一种基于延迟锁定环（DLL）的时钟同步器，用于无中继器的低摆幅片上互连，通过相位检测器将采样时钟锁定于眼图中心，并利用模拟压控延迟进行精细调节。该设计在130 nm CMOS工艺下实现1.3 Gbps速率时功耗为1.4 mW，在65 nm CMOS工艺下实现4 Gbps速率时功耗为1.5 mW，使用亚三周期的传输延迟将数据传送到接收端时钟域。

ABSTRACT

A clock synchronizing circuit for repeaterless low swing interconnects is presented in this paper. The circuit uses a delay locked loop (DLL) to generate multiple phases of the clock, of which the one closest to the center of the eye is picked by a phase detector loop. The picked phase is then further fine tuned by an analog voltage controlled delay to position the sampling clock at the center of the eye. A clock domain transfer circuit then transfers the sampled data to the receiver clock domain with a maximum latency of three clock cycles. The proposed synchronizer has been designed and fabricated in 130 nm UMC MM CMOS technology. The circuit consumes 1.4 mW from a 1.2 V supply at a data rate of 1.3 Gbps. Further, the proposed synchronizer has been designed and simulated in TSMC 65 nm CMOS technology. Post layout simulations show that the synchronizer consumes 1.5 mW from a 1 V supply, at a data rate of 4 Gbps in this technology.

研究动机与目标

• 为解决无中继器低摆幅片上互连中缺乏有效时钟同步的问题，此类互连存在高互连延迟和相位错位问题。
• 通过将采样时钟精确对准眼图中心，实现在无中继器条件下高速、低功耗的数据恢复。
• 通过设计最大延迟为三周期的同步器，最小化时钟域之间的数据传输延迟。
• 通过确保系统稳定收敛至正确的眼图中心相位，避免相位检测器发生虚假锁定。

提出的方法

• 延迟锁定环（DLL）生成多个时钟相位，相位检测器选择最接近眼图中心的相位。
• 模拟压控延迟对选定相位进行精细调节，以精确将采样时钟定位在眼图中心。
• 采用Alexander相位检测器，在每个比特周期内三点采样数据，以检测时钟与数据之间的相位误差，并利用XOR结构生成UP/DN信号。
• 电荷泵对相位误差信号进行积分，以控制延迟线，形成负反馈环路，实现稳定锁定。
• 时钟域转换电路将采样后的数据同步至接收端时钟域，最大延迟不超过三周期。
• 该设计在130 nm UMC CMOS工艺中流片实现，并在TSMC 65 nm CMOS工艺中进行仿真以验证性能。

实验结果

研究问题

• RQ1 如何在不依赖中继器的情况下，实现无中继器低摆幅片上互连的时钟同步？
• RQ2 在工艺偏差和工艺变化存在的情况下，采用何种技术可确保在眼图中心实现精确采样？
• RQ3 当时钟与眼图中心相位恰好相差π弧度时，如何缓解相位检测器的虚假锁定问题，尤其是此时数据活动率为50%？
• RQ4 在该类链路的亚同步时钟同步器中，时钟域之间的最大数据传输延迟是多少？
• RQ5 所提出的方案在不同工艺技术下的功耗和数据速率表现如何？

主要发现

• 所提出的时钟同步器在130 nm UMC CMOS工艺下，于1.2 V电源电压、1.3 Gbps速率下功耗为1.4 mW。
• 后版图仿真显示，在65 nm TSMC CMOS工艺下，1 V电源电压、4 Gbps速率时功耗为1.5 mW。
• 当时钟与眼图中心相位相差π弧度且数据活动率为50%时，相位检测器可能错误锁定至错误边沿，但噪声和数据随机性最终可解决此问题。
• 虚假锁定在初始锁定后不太可能持续存在，因为系统状态在锁定后会稳定在正确相位附近。
• 时钟域转换电路确保数据在最多三周期内被传输至接收端时钟域。
• 该设计成功利用低摆幅互连实现了无中继器的高速、低功耗通信。