[论文解读] A Combinational Multi-Kernel Decoder for Polar Codes

Hossein Rezaei, Nandana Rajatheva+1 more|arXiv (Cornell University)|Nov 16, 2022

Error Correcting Code Techniques被引用 4

一句话总结

本文提出一种组合式多核连续取消解码器，用于极化码，支持混合二进制（2×2）和三进制（3×3）核，实现超越2的幂次的灵活码长。该架构采用纯组合逻辑，实现单周期内解码整个码字，从而在支持在线码率分配和任意核序列的同时，显著降低动态功耗，并实现高吞吐量——N=48时达到812.1 Mbps。

ABSTRACT

Polar codes have been selected as the channel coding scheme for control channel in the fifth generation (5G) communication system thanks to their capacity achieving characteristics. However, the traditional polar codes support only codes constructed by binary (2x2) kernel which limits the code lengths to powers of 2. Multi-kernel polar codes are proposed to achieve flexible block length. In this paper, the first combinational decoder for multi-kernel polar codes based on successive cancellation algorithm is proposed. The proposed decoder can decode pure-binary and binary-ternary (3x3) mixed polar codes. The architecture is rate-flexible with the capability of online rate assignment and supports any kernel sequences. The FPGA implementation results reveal that for a code of length N = 48, the coded throughput of 812.1 Mbps can be achieved.

研究动机与目标

• 为解决传统极化码受限于2的幂次码长的局限性，通过多核构造实现灵活码长。
• 设计一种基于组合逻辑而非时序逻辑的高吞吐量、低功耗多核极化码解码器。
• 支持在线码率分配和任意核序列（包括混合二进制与三进制核），以提升系统灵活性。
• 在保持低功耗的同时，相比现有多核解码器，实现更高的编码吞吐量和更低的LUT资源使用量。

提出的方法

• 解码器采用完全基于组合逻辑实现的连续取消（SC）算法，支持单周期内解码整个码字。
• 该架构支持混合核序列，包括纯二进制及二进制-三进制组合，核顺序在运行时指定。
• 设计采用递归与前馈逻辑结构以最小化面积与功耗，复杂度分析基于比较器、加法器与减法器。
• 解码器采用5位LLR量化，并使用VHDL在Xilinx Vivado 2019.1中进行FPGA综合与布局布线。
• 通过RAM块存储LLR实现内存管理，采用寄存器复制以满足目标时钟频率。
• 通过修改子解码器编码电路以减少XOR门数量，实现低LUT资源使用量的优化。

实验结果

研究问题

• RQ1 组合式解码器架构能否在混合二进制与三进制核的多核极化码上实现高吞吐量与低功耗？
• RQ2 所提出的解码器在吞吐量与资源利用率方面，相较于现有时序或双接口解码器，在多核极化码上表现如何？
• RQ3 使用组合逻辑在保持高时钟频率与解码延迟的同时，对动态功耗的降低程度如何？
• RQ4 能否在不牺牲吞吐量或面积效率的前提下，高效集成在线码率分配至多核极化码解码器？

主要发现

• 所提出的解码器在N=48码长下实现812.1 Mbps的编码吞吐量，相比先前的组合式解码器提升88.5%。
• 对于N=48，该解码器吞吐量比使用母码N′=64的组合式缩短码高22.4%。
• 尽管支持更灵活的核序列，FPGA实现的LUT使用量比文献[17]中的同类解码器减少29.3%。
• 由于为满足高频时钟的时序收敛而进行寄存器复制，该解码器的寄存器使用量比[17]多5.8%。
• 解码器的复杂度近似为N log₂N，N=48时吞吐量为812.1 Mbps，N=64时提升至884.6 Mbps。
• MK码（PC(192,96)）的纠错性能优于打孔与缩短方法，且在5位LLR分辨率下量化损失可忽略。