[论文解读] A Cryogenic Memristive Neural Decoder for Fault-tolerant Quantum Error Correction

Victor Yon, Frédéric Marcotte+7 more|arXiv (Cornell University)|Jul 18, 2023

Advanced Memory and Neural Computing被引用 5

一句话总结

本论文提出一种基于TiOx阻变存储器交叉阵列的低温忆阻神经解码器，采用存内计算（IMC）技术以加速量子纠错（QEC）解码。通过集成硬件感知训练——尤其是DropConnect——该方法在距离为三的表面码上实现了9.23×10⁻⁴的伪阈值，接近数字神经解码器的性能（1.01×10⁻³），同时实现了低功耗、可扩展且可在低温恒温器内实时运行的解码。

ABSTRACT

Neural decoders for quantum error correction (QEC) rely on neural networks to classify syndromes extracted from error correction codes and find appropriate recovery operators to protect logical information against errors. Its ability to adapt to hardware noise and long-term drifts make neural decoders a promising candidate for inclusion in a fault-tolerant quantum architecture. However, given their limited scalability, it is prudent that small-scale (local) neural decoders are treated as first stages of multi-stage decoding schemes for fault-tolerant quantum computers with millions of qubits. In this case, minimizing the decoding time to match the stabilization measurements frequency and a tight co-integration with the QPUs is highly desired. Cryogenic realizations of neural decoders can not only improve the performance of higher stage decoders, but they can minimize communication delays, and alleviate wiring bottlenecks. In this work, we design and analyze a neural decoder based on an in-memory computation (IMC) architecture, where crossbar arrays of resistive memory devices are employed to both store the synaptic weights of the neural decoder and perform analog matrix-vector multiplications. In simulations supported by experimental measurements, we investigate the impact of TiOx-based memristive devices' non-idealities on decoding fidelity. We develop hardware-aware re-training methods to mitigate the fidelity loss, restoring the ideal decoder's pseudo-threshold for the distance-3 surface code. This work provides a pathway to scalable, fast, and low-power cryogenic IMC hardware for integrated fault-tolerant QEC.

研究动机与目标

• 为解决容错量子计算中解码延迟与可扩展性的关键瓶颈，通过将解码硬件与量子处理器共置来实现。
• 通过最小化从低温环境到室温环境的数据传输延迟，实现实时的 syndrome 解码，以支持重复量子纠错。
• 设计一种硬件感知神经解码器，以补偿TiOx忆阻器件中的非理想性，如编程可变性和器件缺陷。
• 证明基于阻变存储器阵列的存内计算可在低温环境下实现高解码精度。
• 提供一种与现有量子处理器架构兼容的可扩展、低功耗且集成化的量子纠错解码解决方案。

提出的方法

• 解码器采用具有ReLU激活函数的循环神经网络（RNN），输入尺寸为4×4，基于距离为三的表面码的syndrome数据进行训练。
• RNN的突触权重存储于基于TiOx的忆阻器件交叉阵列中，通过存内计算（IMC）在推理过程中实现模拟矩阵-向量乘法。
• 应用硬件感知训练技术，包括使用DropConnect缓解故障器件的影响，通过噪声注入模拟编程可变性，通过输入/输出离散化模拟ADC/DAC分辨率限制。
• 训练过程采用两阶段方法：首先在数字硬件上进行标准FP32训练，随后使用IBM模拟硬件加速套件对硬件约束条件下的模型进行微调，以模拟忆阻行为。
• 通过TiOx忆阻器件的实验测量结果对系统进行校准，特别是其统计编程可变性，建模为0.8%的高斯噪声。
• 评估了权重裁剪技术，但发现其在TiOx器件中无效，因其编程可变性较低，与其它阻变存储器类型不同。

实验结果

研究问题

• RQ1 忆阻存内计算架构是否能在量子纠错中实现与数字神经解码器相当的解码性能？
• RQ2 TiOx忆阻器件中的非理想性（如编程可变性和器件缺陷）在低温环境下如何影响解码精度？
• RQ3 哪些硬件感知训练技术最有效地缓解忆阻器件非理想性导致的性能损失？
• RQ4 将忆阻神经解码器直接集成于低温恒温器内，是否能消除重复量子纠错中的数据传输瓶颈？
• RQ5 该忆阻神经解码器在表面码上的可实现伪阈值是多少？与数字基线相比表现如何？

主要发现

• 该忆阻神经解码器在距离为三的表面码上实现了9.23×10⁻⁴的伪阈值，接近数字基线的1.01×10⁻³。
• 在微调阶段使用DropConnect是最有效的硬件感知训练技术，在物理故障率为10⁻²时使测试准确率达到86.86%；而其他方法（噪声注入、离散化）仅带来微小提升。
• TiOx器件的编程可变性较低（0.8%高斯噪声），这解释了为何训练中加入噪声注入无法显著提升性能。
• 8位分辨率的输入/输出离散化已足够维持高准确率，表明在此设置中ADC/DAC分辨率并非性能瓶颈。
• 训练期间的权重裁剪未能提升性能，可能是因为TiOx器件的电导可变性较低，即使权重间距较近也能实现可靠编程。
• 该系统表明，基于低温存内计算的神经解码器可实现接近数字性能的精度损失极小，从而实现在低温恒温器内可扩展且低功耗的解码。