[论文解读] A High-Throughput Multi-Mode LDPC Decoder for 5G NR

Sina Pourjabar, Gwan Choi|arXiv (Cornell University)|Feb 25, 2021

Error Correcting Code Techniques参考文献 15被引用 4

一句话总结

本论文提出了一种用于5G NR的高吞吐量、多模式LDPC解码器，采用部分并行架构与洪水调度方案，支持码率和码长最高达96的扩展大小。对于较小的扩展大小（Z ≤ 48 和 Z ≤ 24），通过动态增加并行度以维持峰值吞吐量，在28 nm CMOS工艺下实现13.46 Gbps吞吐量，芯片面积仅为1.03 mm²，功耗为229 mW。

ABSTRACT

This paper presents a partially parallel low-density parity-check (LDPC) decoder designed for the 5G New Radio (NR) standard. The design is using a multi-block parallel architecture with a flooding schedule. The decoder can support any code rates and code lengths up to the lifting size Zmax= 96. To compensate for the dropped throughput associated with the smaller Z values, the design can double and quadruple its parallelism when lifting sizes Z<= 48 and Z<= 24 are selected respectively. Therefore, the decoder can process up to eight frames and restore the throughput to the maximum. To simplify the design's architecture, a new variable node for decoding the extended parity bits present in the lower code rates is proposed. The FPGA implementation of the decoder results in a throughput of 2.1 Gbps decoding the 11/12 code rate. Additionally, the synthesized decoder using the 28 nm TSMC technology, achieves a maximum clock frequency of 526 MHz and a throughput of 13.46 Gbps. The core decoder occupies 1.03 mm2, and the power consumption is 229 mW.

研究动机与目标

• 解决5G新空口（NR）系统中对高吞吐量、灵活LDPC解码的需求。
• 支持最高扩展大小为96的可变码率和码长。
• 在所有码率下保持高吞吐量，特别是在吞吐量通常下降的低码率下。
• 通过引入一种新型变量节点，简化架构以处理低码率码中的扩展校验位。
• 在FPGA和ASIC实现中均实现高性能，同时保持极低的面积和功耗开销。

提出的方法

• 采用部分并行架构与洪水调度方案，在面积与吞吐量之间取得平衡。
• 实现动态并行度：当Z ≤ 48时并行度加倍，当Z ≤ 24时并行度增至四倍，以补偿小扩展大小下的吞吐量下降。
• 引入一种新型变量节点结构，高效解码低码率码中的扩展校验位，降低架构复杂度。
• 采用多块并行设计，将计算分布到多个处理单元，提升吞吐量扩展能力。
• 通过综合优化，将解码器针对28 nm TSMC工艺进行优化，实现高时钟频率和低功耗。
• 通过FPGA原型和ASIC综合验证性能，重点关注吞吐量、面积和功耗指标。

实验结果

研究问题

• RQ1 如何在所有5G NR码率下保持高吞吐量，特别是在具有扩展校验位的低码率码中？
• RQ2 哪些架构技术可实现并行度的动态扩展，以补偿小扩展大小下的吞吐量下降？
• RQ3 如何在不牺牲解码性能的前提下，降低处理低码率码中扩展校验位的复杂度？
• RQ4 在28 nm CMOS工艺中，高吞吐量LDPC解码器可实现的吞吐量、面积和功耗效率是多少？
• RQ5 单一多模式解码器设计能否以极低的面积和功耗开销，有效支持所有5G NR码率和码长？

主要发现

• FPGA实现中，解码11/12码率时吞吐量达到2.1 Gbps。
• 在28 nm TSMC工艺下的ASIC综合结果中，最大时钟频率为526 MHz，峰值吞吐量达13.46 Gbps。
• 核心解码器仅占用1.03 mm²面积，展现出极高的面积效率。
• 在峰值工作状态下功耗为229 mW，表明在高吞吐量运行下具有良好的低功耗特性。
• 动态并行度机制通过将并行度加倍（Z ≤ 48）和四倍（Z ≤ 24）成功恢复了小扩展大小下的峰值吞吐量。
• 所提出的用于扩展校验位的新型变量节点简化了架构，显著降低了低码率解码模式下的硬件复杂度。