[论文解读] A New Design for Array Multiplier with Trade off in Power and Area

N. Ravi, A. Satish+2 more|arXiv (Cornell University)|Nov 30, 2011

Low-power high-performance VLSI design参考文献 4被引用 9

一句话总结

本文提出了一种新型低功耗、低面积的阵列乘法器，通过将进位位直接送入下一列的输入，消除了最终的进位链加法器阶段，从而减少了晶体管数量并提高了效率。采用16-T全加器和TSMC 0.18nm工艺，该设计相比传统阵列乘法器功耗降低13.91%，速度提升34.09%，能量消耗减少59.91%。

ABSTRACT

In this paper a low power and low area array multiplier with carry save adder is proposed. The proposed adder eliminates the final addition stage of the multiplier than the conventional parallel array multiplier. The conventional and proposed multiplier both are synthesized with 16-T full adder. Among Transmission Gate, Transmission Function Adder, 14-T, 16-T full adder shows energy efficiency. In the proposed 4x4 multiplier to add carry bits with out using Ripple Carry Adder (RCA) in the final stage, the carries given to the input of the next left column input. Due to this the proposed multiplier shows 56 less transistor count, then cause trade off in power and area. The proposed multiplier has shown 13.91% less power, 34.09% more speed and 59.91% less energy consumption for TSMC 0.18nm technology at a supply voltage 2.0V than the conventional multiplier.

研究动机与目标

• 降低数字信号处理和嵌入式系统中使用的阵列乘法器的功耗和面积消耗。
• 解决传统阵列乘法器中最终进位链加法器阶段效率低下的问题，该阶段会增加延迟和功耗。
• 探索适用于集成到所提乘法器架构中的节能全加器设计（例如16-T、14-T、传输门等）。
• 通过重新配置最终阶段的进位传播机制，在功耗、面积和性能之间实现权衡。
• 通过标准CMOS工艺，展示所提设计在能效和速度方面相比传统阵列乘法器的显著改进。

提出的方法

• 提出一种改进的阵列乘法器架构，通过将进位输出直接送入更高一位的输入，绕过传统的最终进位链加法器。
• 采用16-T全加器作为所有部分积相加的核心组件，因其在所测试的加法器类型中具有最佳能效。
• 通过重用最后一列的进位链作为下一列的输入，消除了对独立最终加法阶段的需求，降低了硬件复杂度。
• 在2.0V供电电压下，使用TSMC 0.18nm CMOS工艺对传统和所提乘法器进行综合，以进行性能比较。
• 通过功耗、延迟、能量消耗和晶体管数量等指标，评估4x4及更大尺寸乘法器配置下的性能表现。
• 对比多种全加器设计（16-T、14-T、传输门、传输函数），以确定在所提架构中最具能效的配置。

实验结果

研究问题

• RQ1 如何重构传统阵列乘法器的最终加法阶段，以在不增加延迟的前提下降低功耗和面积？
• RQ2 用改进的进位传递机制替代进位链加法器，对功耗、速度和晶体管数量有何影响？
• RQ3 在所提乘法器架构中，哪种全加器设计（16-T、14-T、传输门、传输函数）能提供最佳能效？
• RQ4 与传统阵列乘法器相比，所提架构在能量消耗减少和速度提升方面达到何种程度？
• RQ5 通过修改阵列乘法器最终阶段的架构，能否有效实现功耗、面积和性能之间的权衡？

主要发现

• 由于消除了最终进位链加法器阶段，所提乘法器相比传统阵列乘法器减少了56个晶体管。
• 在2.0V供电电压下使用TSMC 0.18nm工艺，所提设计的功耗相比传统乘法器降低了13.91%。
• 所提乘法器的速度相比传统设计提升了34.09%，归因于优化进位处理后关键路径延迟的降低。
• 与传统设计相比，所提乘法器的能量消耗减少了59.91%，表明其具有更高的能效。
• 在所测试的全加器类型中，16-T全加器表现出最佳能效，因此被选为所提架构的核心组件。
• 每一列的进位位被直接送入下一列的输入，消除了对独立最终加法器的需求，简化了架构。