[论文解读] A portable and Linux capable RISC-V computer system in Verilog HDL

Junya Miura, Hiromu Miyazaki+1 more|arXiv (Cornell University)|Feb 10, 2020

Parallel Computing and Optimization Techniques参考文献 4被引用 6

一句话总结

本论文提出RVSoC，一种可在低成本FPGA上运行的便携式、支持Linux的RISC-V计算机系统，采用Verilog HDL实现。该系统支持RV32IMAC指令集，采用12级多周期处理器并具备双内存访问功能以处理原子指令，仅使用极少的硬件资源，即可在6分钟内完成Linux启动，适用于教学及嵌入式加速器开发。

ABSTRACT

RISC-V is an open and royalty free instruction set architecture which has been developed at the University of California, Berkeley. The processors using RISC-V can be designed and released freely. Because of this, various processor cores and system on chips (SoCs) have been released so far. However, there are a few public RISC-V computer systems that are portable and can boot Linux operating systems. In this paper, we describe a portable and Linux capable RISC-V computer system targeting FPGAs in Verilog HDL. This system can be implemented on an FPGA with fewer hardware resources, and can be implemented on low cost FPGAs or customized by introducing an accelerator. This paper also describes the knowledge obtained through the development of this RISC-V computer system.

研究动机与目标

• 设计一种可在低成本FPGA上运行的便携式、支持Linux的RISC-V计算机系统。
• 在极简硬件资源占用下，支持完整的RISC-V特权级别、CSR指令以及原子内存操作（LR/SC与AMO）。
• 通过模拟重启与架构状态日志记录，实现快速开发与高效调试。
• 提供约5,000行代码的开源、教育友好型RTL设计，用于计算机系统教学及自定义指令集扩展。

提出的方法

• 设计一个12级、多周期的RISC-V处理器（RVCoreM），支持RV32IMAC指令集，通过双内存访问阶段处理原子指令。
• 在写回（WB）阶段通过原子读-修改-写操作实现CSR指令对控制与状态寄存器的访问。
• 使用微控制器（RVuc）精确模拟软件仿真器中的控制台与磁盘I/O行为，确保架构一致性。
• 利用SimRV实现高速软件仿真，并结合支持状态日志与重启功能的Verilog HDL仿真，提升调试效率。
• 通过优化设计，将系统在FPGA上的资源占用降至最低：目标FPGA上仅使用约5%寄存器、约16% LUT和约28% BRAM。
• 通过输出Verilog中的架构状态，实现系统级验证，可与软件仿真器直接比对。

实验结果

研究问题

• RQ1 能否在Verilog HDL中实现一个极简且可移植的RISC-V系统，以在低成本FPGA上完成完整的Linux启动？
• RQ2 在内存访问阶段有限的简单多周期处理器中，如何高效支持原子指令（LR/SC与AMO）？
• RQ3 哪些设计技术可实现Linux支持硬件系统的快速开发与高效调试？
• RQ4 一个紧凑的开源RISC-V系统在多大程度上可作为计算机体系结构与自定义指令集设计的教育平台？

主要发现

• RVSoC系统在Vivado综合后不到6分钟内成功启动Linux，证明了其高度的实用性与高效性。
• 该系统在目标FPGA上仅使用约5%寄存器、约16% LUT和约28% BRAM，证实其极小的硬件资源占用。
• 双内存访问设计模式可正确且高效地实现原子指令，包括AMO操作。
• 通过使用微控制器精确模拟软件仿真器的I/O行为，确保了架构一致性，并简化了调试过程。
• 将SimRV仿真与支持状态日志和重启功能的Verilog HDL仿真相结合，显著缩短了开发时间，实现了对关键阶段的定向重仿真。
• 开源的RTL代码（约5,000行）为教学与RISC-V系统的扩展提供了清晰、易懂的参考。