[论文解读] A Scalable Decoder Micro-architecture for Fault-Tolerant Quantum Computing

Poulami Das, Christopher A. Pattison+5 more|arXiv (Cornell University)|Jan 17, 2020

Quantum Computing Algorithms and Architecture被引用 21

一句话总结

本文提出了一种可扩展的、流水线化的微架构，用于表面码量子误差纠正中的并查集解码器，通过在逻辑量子比特之间共享资源，将硬件单元减少67%，内存容量减少70%，并通过低开销的奇偶校验压缩技术，将内存带宽降低至少30倍。该设计确保了低延迟解码，适用于包含数百万个物理量子比特的容错量子计算。

ABSTRACT

Quantum computation promises significant computational advantages over classical computation for some problems. However, quantum hardware suffers from much higher error rates than in classical hardware. As a result, extensive quantum error correction is required to execute a useful quantum algorithm. The decoder is a key component of the error correction scheme whose role is to identify errors faster than they accumulate in the quantum computer and that must be implemented with minimum hardware resources in order to scale to the regime of practical applications. In this work, we consider surface code error correction, which is the most popular family of error correcting codes for quantum computing, and we design a decoder micro-architecture for the Union-Find decoding algorithm. We propose a three-stage fully pipelined hardware implementation of the decoder that significantly speeds up the decoder. Then, we optimize the amount of decoding hardware required to perform error correction simultaneously over all the logical qubits of the quantum computer. By sharing resources between logical qubits, we obtain a 67% reduction of the number of hardware units and the memory capacity is reduced by 70%. Moreover, we reduce the bandwidth required for the decoding process by a factor at least 30x using low-overhead compression algorithms. Finally, we provide numerical evidence that our optimized micro-architecture can be executed fast enough to correct errors in a quantum computer.

研究动机与目标

• 解决大规模容错量子计算机中量子误差纠正解码器的可扩展性挑战。
• 减少数千个逻辑量子比特解码所需的硬件占地面积和内存需求。
• 通过应用低开销奇偶校验压缩技术，最小化内存带宽。
• 确保解码延迟与量子误差纠正周期兼容，特别是针对奇偶校验周期为1µs的超导量子比特。
• 设计一种系统级解码器架构，通过在相邻逻辑量子比特之间复用解码资源，而不增加超时或失败风险。

提出的方法

• 设计一种三阶段全流水线化的硬件实现，用于并查集解码算法，以加速解码吞吐量。
• 在多个逻辑量子比特之间实现资源共享，将所需解码器单元数量减少67%。
• 引入一种低开销奇偶校验压缩方案，将内存带宽至少降低30倍。
• 采用复用式解码架构，动态分配共享硬件资源给相邻的逻辑量子比特。
• 通过重用解码组件并最小化逻辑量子比特之间的冗余存储，优化内存容量。
• 通过数值仿真验证设计，确认解码速度满足超导量子比特1µs奇偶校验周期的要求。

实验结果

研究问题

• RQ1 流水线化、共享资源的解码器微架构是否能够实现足够快的速度，以支持表面码量子计算中的实时误差纠正？
• RQ2 在可扩展解码器设计中，通过量子比特间的资源共享，硬件和内存资源的最大减少幅度是多少？
• RQ3 低开销奇偶校验压缩在不损害解码性能的前提下，对减少内存带宽的有效性如何？
• RQ4 复用式解码架构在大规模量子系统中，能够在多大程度上保持低延迟并避免超时错误？
• RQ5 所提出的微架构是否仍与当前超导量子比特平台的延迟约束兼容？

主要发现

• 通过跨逻辑量子比特的资源共享，所提出的微架构将解码器硬件单元数量减少了67%。
• 通过在多个逻辑量子比特之间重用解码组件，内存容量减少了70%。
• 通过使用低开销奇偶校验压缩算法，内存带宽至少降低了30倍。
• 数值仿真结果确认，解码器能够在超导量子比特所需的1µs奇偶校验周期内运行。
• 该设计保持了高解码准确率，并满足容错量子计算所必需的延迟约束。
• 优化原则和压缩技术可推广至其他解码器及表面码以外的量子误差纠正码。