[论文解读] A Scalable Open-Source QEC System with Sub-Microsecond Decoding-Feedback Latency

Junyi Liu, Yi Lee+3 more|arXiv (Cornell University)|Mar 17, 2026

Quantum Computing Algorithms and Architecture被引用 0

一句话总结

论文提出一个基于 RISC-Q 的开源、完全硬件集成的 QEC 系统，实现面向距离-3 的表面码端到端子微秒级解码-反馈延迟，并可扩展至更大距离的可扩展性。

ABSTRACT

Quantum error correction (QEC) is essential for realizing large-scale, fault-tolerant quantum computation, yet its practical implementation remains a major engineering challenge. In particular, QEC demands precise real-time control of a large number of qubits and low-latency, high-throughput and accurate decoding of error syndromes. While most prior work has focused primarily on decoder design, the overall performance of any QEC system depends critically on all its subsystems including control, communication, and decoding, as well as their integration. To address this challenge, we present an open-source, fully integrated QEC system built on RISC-Q, a generator for RISC-V-based quantum control architectures. Implemented on RFSoC FPGAs, our system prototype integrates real-time qubit control, a scalable distributed multi-board architecture, and the state-of-the-art hardware QEC decoder within a low-latency, high-throughput decoding pipeline, forming a complete hardware platform ready for deployment with superconducting qubits. Experimental evaluation on a three-board prototype based on AMD ZCU216 RFSoCs demonstrates an end-to-end QEC decoding-feedback latency of 446 ns for a distance-3 surface code, including syndrome aggregation, network communication, syndrome decoding, and error distribution. Extrapolating from measured subsystem performance and state-of-the-art decoder benchmarks, the architecture can achieve sub-microsecond decoding-feedback latency up to a distance-21 surface code ($\sim$881 physical qubits) when scaled to larger hardware configurations.

研究动机与目标

• 证明一个完全硬件集成的实时 QEC 控制系统，最小化延迟并最大化吞吐量。
• 设计一个可扩展的多板体系结构，具备每量子比特的控制核心和低延迟、高带宽的互连。
• 提供模块化、开源的软件/硬件工具，以便在超导量子比特上快速开发与部署。

提出的方法

• 从量子比特控制到综合解码与反馈的 QEC 流水线实现全面硬件集成。
• 具有每量子比特 RISC-V 控制核心的分布式多板架构与根解码节点。
• 木栈型光纤拓扑网络，具备低延迟通信和通过 PTP 实现的纳秒级同步。
• 基于 DDS 的射频信号发生，周期准确的时序由全局定时器与带时间特性的 FIFO 管控。
• 在根节点实现的硬件化解码器 (Helios)，具备可模块化替换的解码器接口。
• 基于 RISC-Q 生成器的设计，支持模块化、可扩展实现并配备开源工具。

实验结果

研究问题

• RQ1 端到端的 QEC 解码-反馈延迟是否可在亚微秒级别降低，同时实现对数百量子比特的扩展？
• RQ2 哪些体系结构与软硬件协同设计策略能够在大规模 QEC 系统中实现确定性时序、高吞吐和低延迟？
• RQ3 与混合 FPGA-CPU 方法相比，完全硬件实现的解码器对延迟可预测性有何影响？
• RQ4 在基于 RISC-V 核心的分布式多板 QEC 控制系统中，实际可扩展性极限（距离、量子比特数）是多少？
• RQ5 如何将此类系统开源化并在现有超导量子比特硬件平台上实现部署？

主要发现

• 端到端的 QEC 解码–反馈延迟在距离-3 表面码的测试中达到 446 ns，包含 3 轮综合。
• 原型使用三块 AMD ZCU216 RFSoC 形成叶节点与一个根解码节点，在测试设置中实现了最多 56 量子比特。
• 外推显示在该架构下，距离-21 表面码（大约 881 个物理量子比特）仍可实现亚微秒级的解码–反馈延迟。
• 通过将每量子比特控制留在专用的 RISC-V 核上并由集中、硬件实现的解码器来实现高吞吐和确定性时序。
• 该架构在接口处对解码器是解码器无关的，能够集成替代解码器（如置信传播、神经网络或不同的硬件实现）。
• 所有组件均开源且通过 RISC-Q 生成，便于在超导量子比特平台上的复现与部署。