[论文解读] A Self-Reconfigurable Computing Platform Hardware Architecture

Andreas Weisensee, Darran Nathan|ArXiv.org|Nov 20, 2004

Embedded Systems Design Techniques被引用 6

一句话总结

本文提出了一种基于PC、通过PCI总线连接FPGA的平台架构，利用Xilinx Virtex II FPGA实现快速动态重配置。该设计在FPGA上实现固定控制与数据通路，以管理PCI总线主控传输，从而在仅使用FPGA 15%资源（2211个切片，3个BRAM）的情况下，实现高速数据与比特流I/O，为可重构计算应用提供了高效的软硬件协同设计。

ABSTRACT

Field Programmable Gate Arrays (FPGAs) have recently been increasingly used for highly-parallel processing of compute intensive tasks. This paper introduces an FPGA hardware platform architecture that is PC-based, allows for fast reconfiguration over the PCI bus, and retains a simple physical hardware design. The design considerations are first discussed, then the resulting system architecture designed is illustrated. Finally, experimental results on the FPGA resources utilized for this design are presented.

研究动机与目标

• 开发一种基于市售FPGA硬件的低成本、PC-based可重构计算平台。
• 通过PCI总线实现FPGA的快速重配置，以最小化算法工作负载的处理延迟。
• 通过将PC接口与算法逻辑集成于单一FPGA上并支持动态重配置，简化物理硬件设计。
• 利用PCI总线主控和双端口BRAM缓冲，支持高吞吐量数据与比特流传输。
• 在保持与标准PC总线兼容的同时，确保组件数量和功耗最小化。

提出的方法

• 系统使用Xilinx Virtex II FPGA通过PCI总线连接至主机PC，利用PCI总线的高带宽（132 MB/s）实现快速数据与比特流传输。
• FPGA上的固定部分实现PCI总线主控接口，并使用双端口块RAM（BRAM）在PCI与可重构逻辑之间缓冲数据，支持跨时钟域操作。
• 固定部分包含三个控制模块：通用部分控制（处理中断和PCI访问）、重配置部分控制（管理静态寄存器以实现配置与状态交换）、固定部分控制（管理数据传输任务）。
• 传输仲裁机制确保四路数据流（上游、下游、SelectMap读取、SelectMap写入）公平、轮询式访问PCI接口。
• 设计支持在PC接口保持活动的同时，对FPGA的算法部分进行动态重配置，实现处理任务的无缝切换。
• 整个固定部分使用Xilinx ISE 6.2在XC2V3000 FPGA上综合，资源使用情况通过FloorPlanner和FPGA Editor进行跟踪。

实验结果

研究问题

• RQ1 如何设计一种可重构计算平台，以实现在标准PC总线上快速、低延迟的FPGA重配置？
• RQ2 何种硬件架构可在最小化组件数量与复杂度的同时，支持高吞吐量的数据与比特流传输？
• RQ3 是否可在一个FPGA上同时承载PC接口与可重构算法逻辑，并具备独立的动态重配置能力？
• RQ4 在FPGA上实现PCI总线主控接口用于可重构计算，其资源开销是多少？
• RQ5 如何高效管理总线仲裁与数据缓冲，以在共享PCI访问下维持连续的数据流？

主要发现

• FPGA设计的固定部分仅使用2211个切片（占XC2V3000总切片数14336的15%）和3个BRAM，证明了其资源开销极低。
• 系统通过利用PCI总线132 MB/s的带宽并启用通过总线主控实现的直接内存访问（DMA），实现了高速数据传输。
• 具有256×32位缓冲区的双端口BRAM能有效吸收PCI总线访问延迟，确保连续数据流。
• 传输仲裁机制公平分配PCI访问给四路数据流，防止饥饿现象，确保可靠的数据流。
• 设计成功支持算法部分的动态重配置，同时保持与主机PC的活跃通信。
• 整个平台架构采用市售组件和标准PC总线实现，确保成本低廉且广泛兼容。