[论文解读] Adjusting Thermal Stability in Double-Barrier MTJ for Energy Improvement in Cryogenic STT-MRAMs

Esteban Garzón, Raffaele De Rose+4 more|arXiv (Cornell University)|Apr 20, 2022

Magnetic properties of thin films参考文献 43被引用 9

一句话总结

本文提出在低温自旋转移矩磁阻随机存取存储器（STT-MRAM）中采用热松弛双隧道结磁性隧道结（DMTJ）以实现77 K下的能效优化。通过减小DMTJ的横截面积，在保持77 K下10年数据保持能力的同时松弛室温下的非易失性，该方法使读取能量降低56%，写入能量降低37%，相比6T-SRAM，显著提升了能效。因此，基于DMTJ的STT-MRAM成为低温嵌入式存储系统中极具吸引力的低功耗替代方案。

ABSTRACT

This paper investigates the impact of thermal stability relaxation in double-barrier magnetic tunnel junctions (DMTJs) for energy-efficient spin-transfer torque magnetic random access memories (STT-MRAMs) operating at the liquid nitrogen boiling point (77K). Our study is carried out through a macrospin-based Verilog-A compact model of DMTJ, along with a 65nm commercial process design kit (PDK) calibrated down to 77K under silicon measurements. Comprehensive bitcell-level electrical characterization is used to estimate the energy/latency per operation and leakage power at the memory architecture-level. As a main result of our analysis, we show that energy-efficient small-to-large embedded memories can be obtained by significantly relaxing the non-volatility requirement of DMTJ devices at room temperature (i.e., by reducing the cross-section area), while maintaining the typical 10-years retention time at cryogenic temperatures. This makes DMTJ-based STT-MRAM operating at 77K more energy-efficient than six-transistors static random-access memory (6T-SRAM) under both read and write accesses (-56% and -37% on average, respectively). Obtained results thus prove that DMTJ-based STT-MRAM with relaxed retention time is a promising alternative for the realization of reliable and energy-efficient embedded memories operating at cryogenic temperatures.

研究动机与目标

• 研究双隧道结磁性隧道结（DMTJ）在77 K低温下工作的STT-MRAM中的能效表现。
• 评估在室温下放松DMTJ非易失性的同时，仍保持77 K下10年数据保持能力的影响。
• 从架构层面对比基于DMTJ的STT-MRAM与传统6T-SRAM在能量、延迟和漏电流功耗方面的表现。
• 构建一个涵盖器件、位单元和存储器架构层级的校准跨层仿真框架，以实现低温存储器分析的高精度。

提出的方法

• 采用基于宏观自旋的Verilog-A紧凑模型对DMTJ器件进行建模，以仿真其热稳定性和开关行为。
• 使用基于硅晶圆测量结果校准至77 K的65 nm CMOS PDK，实现精确的晶体管建模。
• 通过引入温度相关器件参数，在位单元层级进行电学仿真，以估算能量、延迟和漏电流。
• 利用DESTINY工具在架构层级进行仿真，对比13 nm和40 nm DMTJ基STT-MRAM与6T-SRAM在64 kB至2 MB缓存大小范围内的性能表现。
• 基于先前工作[9]提出的方法，将畴壁效应整合进DMTJ模型。
• 通过与300 K和80 K下的实验数据对比，对所有模型进行验证，在低温下平均误差低于10%。

实验结果

研究问题

• RQ1 在室温下放松DMTJ非易失性，同时保持77 K下10年数据保持能力，是否能显著降低STT-MRAM的能耗？
• RQ2 在不同存储器尺寸下，基于DMTJ的STT-MRAM在低温下的能量-延迟权衡特性与6T-SRAM相比如何？
• RQ3 尽管读取延迟有所增加，减小DMTJ横截面积在77 K下对写入能量效率的提升程度如何？
• RQ4 低温工作对CMOS晶体管特性有何影响？其在系统级仿真中能否被准确建模？

主要发现

• 13 nm DMTJ基STT-MRAM在77 K下相比6T-SRAM，平均每次读取操作的能量降低56%。
• 同一DMTJ基STT-MRAM相比6T-SRAM，平均写入能量降低37%，展现出显著的写入能耗优势。
• 读取延迟相比6T-SRAM平均增加2.3倍，但这一代价被显著的能耗节省所抵消。
• DMTJ基STT-MRAM的漏电流功耗相比6T-SRAM降低98%，在低温下展现出强大的静态功耗优势。
• 13 nm DMTJ基STT-MRAM相比其40 nm版本，平均写入延迟降低76%，表明尺寸缩放可有效提升写入性能。
• 校准后的65 nm CMOS PDK模型在80 K下漏源电流的平均误差低于2%，显著优于原始代工厂模型。