[论文解读] Amorphous Dynamic Partial Reconfiguration with Flexible Boundaries to Remove Fragmentation

Marie Nguyen, Juanita Hoe|arXiv (Cornell University)|Oct 23, 2017

Embedded Systems Design Techniques参考文献 8被引用 3

一句话总结

本文提出了一种无定形动态部分重配置（DPR）技术，通过在运行时允许加速功能单元（AFU）映射到灵活且不重叠的占用面积，消除了FPGA结构中固定的分区边界。通过为每个AFU生成多个针对占用面积优化的比特流版本，并在运行时动态选择不重叠的配置，该方法相比具有固定分区的标准DPR，显著减少了资源碎片化，提高了放置成功率和重配置效率。

ABSTRACT

Dynamic partial reconfiguration (DPR) allows one region of an field-programmable gate array (FPGA) fabric to be reconfigured without affecting the operations on the rest of the fabric. To use an FPGA as a dynamically shared compute resource, one could partition and manage an FPGA fabric as multiple DPR partitions that can be independently reconfigured at runtime with different application function units (AFUs). Unfortunately, dividing a fabric into DPR partitions with fixed boundaries causes the available fabric resources to become fragmented. An AFU of a given size cannot be loaded unless a sufficiently large DPR partition was floorplanned at build time. To overcome this inefficiency, we devised an "amorphous" DPR technique that is compatible with current device and tool support but does not require the DPR partition boundaries to be a priori fixed. A collection of AFU bitstreams can be simultaneously loaded on the fabric if their footprints (the actual area used by an AFU) in the fabric do not overlap. We verified the feasibility of amorphous DPR on Xilinx Zynq System-on-Chip (SoC) FPGAs using Vivado. We evaluated the benefits of amorphous DPR in the context of a dynamically reconfigurable vision processing pipeline framework.

研究动机与目标

• 解决多AFU FPGA系统中因固定DPR分区边界导致的资源碎片化问题。
• 实现在无需预先承诺固定分区布局的前提下，动态、在运行时共置多种AFU。
• 提升视觉处理流水线工作负载中FPGA结构的资源利用率和放置成功率。
• 通过仅加载每个AFU所需的最小占用面积，降低重配置时间和开销。
• 使用Xilinx Zynq SoC FPGA和Vivado工具链验证该方法的可行性与性能提升。

提出的方法

• 为每个AFU生成多个针对占用面积优化的比特流版本，每个版本对应一个仅包含AFU实际资源使用量的特定形状区域。
• 使用静态基础设施分区并固定AXI4接口连接AFU，同时允许AFU占用面积在FPGA结构中灵活布局。
• 在运行时，从可用版本中选择一组不重叠的AFU占用面积组合，以实现多个AFU的共置。
• 利用现有的Xilinx Vivado工具链支持DPR，同时在构建时无需固定分区布局规划。
• 在构建时优化占用面积生成，以最小化冲突和资源浪费。
• 使用运行时调度选择能最大化AFU共置且避免重叠的占用面积配置。

实验结果

研究问题

• RQ1 无定形DPR能否消除FPGA结构中因固定DPR分区边界导致的资源碎片化？
• RQ2 与标准DPR相比，无定形DPR在AFU组合的放置成功率方面提升了多少？
• RQ3 与具有固定分区的标准DPR相比，无定形DPR如何降低重配置时间和开销？
• RQ4 无定形DPR对真实世界视觉处理流水线工作负载的性能影响如何？
• RQ5 无定形DPR能否在不进行架构修改的前提下，使用现有商业FPGA工具和硬件实现？

主要发现

• 无定形DPR通过消除外部和内部碎片化，显著提升了放置成功率，使更多AFU组合能够共存于FPGA结构中。
• 无定形DPR的平均重配置时间比最佳努力型标准DPR低1.1至1.5倍，这与更小的比特流大小直接相关。
• 重配置期间的能量开销也成比例降低，因为其与比特流大小成正比。
• 该方法实现了无需预先分区的动态、灵活的FPGA资源共享，提升了有效资源利用率。
• 在Xilinx Zynq SoC FPGA上的评估证实了该方法的可行性及性能提升，且使用标准Vivado工具链。
• 该方法保持与现有AXI4接口和静态基础设施的兼容性，确保向后和向前兼容性。