[论文解读] An Area-Efficient FPGA Overlay using DSP Block based Time-multiplexed Functional Units

Xiangwei Li, Abhishek Kumar Jain+2 more|arXiv (Cornell University)|Jun 21, 2016

Embedded Systems Design Techniques参考文献 15被引用 13

一句话总结

本文提出一种基于DSP模块的时分复用FPGA叠加架构，通过在多个内核操作之间共享功能单元来减少面积开销。通过使用具有快速上下文切换能力的流水线化、架构感知功能单元线性阵列，该设计在保持接近理论运行频率极限的同时，将FPGA资源使用量最多降低85%。

ABSTRACT

Coarse grained overlay architectures improve FPGA design productivity by providing fast compilation and software-like programmability. Throughput oriented spatially configurable overlays typically suffer from area overheads due to the requirement of one functional unit for each compute kernel operation. Hence, these overlays have often been of limited size, supporting only relatively small compute kernels while consuming considerable FPGA resources. This paper examines the possibility of sharing the functional units among kernel operations for reducing area overheads. We propose a linear interconnected array of time-multiplexed FUs as an overlay architecture with reduced instruction storage and interconnect resource requirements, which uses a fully-pipelined, architecture-aware FU design supporting a fast context switching time. The results presented show a reduction of up to 85% in FPGA resource requirements compared to existing throughput oriented overlay architectures, with an operating frequency which approaches the theoretical limit for the FPGA device.

研究动机与目标

• 减少需要为每个内核操作分配专用功能单元的吞吐量导向型FPGA叠加架构所带来的高面积开销。
• 通过功能单元共享最小化资源消耗，从而实现在FPGA上支持更大规模计算内核。
• 通过确保快速上下文切换和接近理论最大运行频率，维持高性能。
• 设计一种可扩展、面积高效的叠加架构，利用现有DSP模块实现功能单元。
• 证明时分复用功能单元可在最小化互连和指令存储开销的前提下实现高吞吐量。

提出的方法

• 叠加架构使用时分复用功能单元（FUs）的线性阵列，为多个内核操作服务。
• 功能单元使用FPGA DSP模块实现，以最大化资源效率并支持高速运行。
• 全流水线化设计可实现连续数据处理，且操作间延迟极小。
• 通过架构感知控制逻辑实现快速上下文切换，最大限度减少模式切换期间的开销。
• 通过使用线性拓扑简化互连，降低布线和存储需求。
• 设计利用FPGA特定资源（DSP模块）以最小化面积并最大化性能。

实验结果

研究问题

• RQ1 能否在不牺牲吞吐量的前提下，有效实现多个内核操作之间功能单元的时分复用？
• RQ2 通过在FPGA叠加架构中共享FUs，面积开销最多可降低多少？
• RQ3 与现有吞吐量导向型叠加架构相比，所提出的叠加架构在资源使用和运行频率方面表现如何？
• RQ4 能否在时分复用架构中实现快速上下文切换以维持高性能？
• RQ5 在基于DSP的时分复用叠加架构中，面积效率与性能之间的权衡如何？

主要发现

• 与现有吞吐量导向型叠加架构相比，所提出的叠加架构将FPGA资源需求最多降低85%。
• 该设计的运行频率接近目标FPGA器件的理论最大值。
• 时分复用功能单元架构可高效实现多个内核操作对DSP模块的共享。
• 通过架构感知控制逻辑实现快速上下文切换，最大限度减少性能下降。
• 线性互连拓扑显著降低了互连和指令存储资源的使用量。
• 由于资源消耗减少，该方案支持比以往面积密集型叠加架构更大的计算内核。