[论文解读] Architectural considerations in the design of a third-generation superconducting quantum annealing processor

Kelly Boothby, Colin Enderud+47 more|arXiv (Cornell University)|Aug 5, 2021

Quantum Computing Algorithms and Architecture参考文献 8被引用 11

一句话总结

本文介绍了D-Wave第三代超导量子退火处理器Advantage背后的架构创新，通过重新设计的模块化板载布局和先进控制电路，实现了每量子比特15倍的连通性。通过将$Φ$-DAC的面积缩小为原来的三分之一，并在每个器件中集成四层，该设计在保持高哈密顿量能量尺度的同时，减少了编程错误，且维持了读出和编程时间不变，从而实现了可扩展的、高保真度的量子退火。

ABSTRACT

Early generations of superconducting quantum annealing processors have provided a valuable platform for studying the performance of a scalable quantum computing technology. These studies have directly informed our approach to the design of the next-generation processor. Our design priorities for this generation include an increase in per-qubit connectivity, a problem Hamiltonian energy scale similar to previous generations, reduced Hamiltonian specification errors, and an increase in the processor scale that also leaves programming and readout times fixed or reduced. Here we discuss the specific innovations that resulted in a processor architecture that satisfies these design priorities.

研究动机与目标

• 为克服前代超导量子退火处理器因每量子比特连通性较低而需采用长链嵌入、导致解的保真度下降的局限性。
• 在不牺牲关键的哈密顿量能量尺度的前提下提高量子比特连通性，以维持逻辑量子比特性能并减少链熔毁错误。
• 减少哈密顿量设定错误，并在处理器规模和连通性增加的情况下，保持或降低编程和读出延迟。
• 通过重新思考控制电路、量子比特布局和读出架构的集成方式，实现可扩展的、高保真度的量子退火。

提出的方法

• 采用模块化板载架构，每块包含24个节点，通过灵活可扩展的内部、奇数对和外部耦合器布局实现高连通性。
• 通过制造工艺改进，将$Φ$-DAC的面积缩小为原来的三分之一，使每个器件可集成四层而非两层，同时保持编程速度。
• 实现基于QFP的移位寄存器结构，总长度相比前代减少近三倍，加快了数据读出速度。
• 在处理器外围采用频率复用的超导微谐振器（FASTRs），通过微波传输测量实现对移位寄存器的并行、高带宽读出。
• 设计了包含$Φ$-DAC、量子比特和耦合器的隔离屏蔽模块（晶胞），最大限度减少串扰，支持迭代设计与可扩展性。
• 通过更高分辨率的$Φ$-DAC实现同步校准和控制精度提升，减少寄生串扰，增强哈密顿量保真度。

实验结果

研究问题

• RQ1 如何在不降低哈密顿量能量尺度或增加编程和读出延迟的前提下，显著提升超导量子退火处理器中每量子比特的连通性？
• RQ2 $Φ$-DAC控制电路的微型化在可扩展架构中能在多大程度上实现更高的量子比特连通性和更优的编程精度？
• RQ3 为在处理器规模和连通性扩展时保持高保真度的哈密顿量设定，需要哪些架构和制造创新？
• RQ4 通过重新设计数据传输和读出链路，如何在大规模量子处理器中降低读出延迟？
• RQ5 模块化和屏蔽在实现高连通性量子处理器的可靠、可扩展和可维护设计中起到何种作用？

主要发现

• 新处理器架构实现了15倍的每量子比特连通性（相比前代的6倍），显著减少了问题映射中对长链嵌入的需求。
• $Φ$-DAC的面积缩小为原来的三分之一，使每个器件可集成四层而非两层，提升了编程精度，且未增加编程时间。
• 基于QFP的移位寄存器长度缩短近三倍，降低了读出延迟，并实现了每条轨道约10 Mbits/s的数据速率，偏置线带宽为30 MHz。
• 频率复用的微谐振器（FASTRs）实现了对处理器外围所有32条线性轨道的并行、高带宽读出，最大限度缩短了读出时间。
• 采用屏蔽隔离的模块化晶胞设计，减少了串扰，支持高连通性拓扑结构的可靠、迭代式设计。
• 由于更高精度的$Φ$-DAC和改进的控制电路，哈密顿量设定错误减少，同时能量尺度以及编程/读出延迟均保持在前代水平。