[论文解读] Asynchronous Early Output Dual-Bit Full Adders Based on Homogeneous and Heterogeneous Delay-Insensitive Data Encoding

P. Balasubramanian, K. Prasad|arXiv (Cornell University)|Apr 25, 2017

Low-power high-performance VLSI design被引用 3

一句话总结

本文提出了一种使用同质（1-of-2）和异质（1-of-2 与 1-of-4）延迟无关编码的异步早期输出双比特全加器，采用四相返回零握手协议。该设计在32位行波进位加法器中实现了高达22.2%的延迟降低和21.3%的面积减少，优于非冗余及弱指示型设计，且无功耗代价，已在32/28nm CMOS工艺中得到验证。

ABSTRACT

This paper presents the designs of asynchronous early output dual-bit full adders without and with redundant logic (implicit) corresponding to homogeneous and heterogeneous delay-insensitive data encoding. For homogeneous delay-insensitive data encoding only dual-rail i.e. 1-of-2 code is used, and for heterogeneous delay-insensitive data encoding 1-of-2 and 1-of-4 codes are used. The 4-phase return-to-zero protocol is used for handshaking. To demonstrate the merits of the proposed dual-bit full adder designs, 32-bit ripple carry adders (RCAs) are constructed comprising dual-bit full adders. The proposed dual-bit full adders based 32-bit RCAs incorporating redundant logic feature reduced latency and area compared to their non-redundant counterparts with no accompanying power penalty. In comparison with the weakly indicating 32-bit RCA constructed using homogeneously encoded dual-bit full adders containing redundant logic, the early output 32-bit RCA comprising the proposed homogeneously encoded dual-bit full adders with redundant logic reports corresponding reductions in latency and area by 22.2% and 15.1% with no associated power penalty. On the other hand, the early output 32-bit RCA constructed using the proposed heterogeneously encoded dual-bit full adder which incorporates redundant logic reports respective decreases in latency and area than the weakly indicating 32-bit RCA that consists of heterogeneously encoded dual-bit full adders with redundant logic by 21.5% and 21.3% with nil power overhead. The simulation results obtained are based on a 32/28nm CMOS process technology.

研究动机与目标

• 设计异步双比特全加器，实现早期输出并最小化延迟变化。
• 探索同质（1-of-2）和异质（1-of-2 与 1-of-4）延迟无关数据编码对加法器性能的影响。
• 将冗余逻辑（隐式）集成到加法器设计中，以提升速度和面积效率。
• 评估基于所提出的双比特全加器构建的32位行波进位加法器（RCAs）在不同编码方案下的性能。
• 证明具有冗余逻辑的早期输出加法器在不增加功耗的前提下，相比传统设计可实现更低的延迟和更小的面积。

提出的方法

• 设计采用四相返回零握手协议，以确保延迟无关性。
• 同质编码仅使用1-of-2（双轨）码表示数据。
• 异质编码结合1-of-2和1-of-4码表示数据，实现更紧凑的编码。
• 通过隐式方式集成冗余逻辑，以减少关键路径延迟并提升面积效率。
• 使用所提出的双比特全加器构建32位行波进位加法器，用于性能评估。
• 通过32/28nm CMOS工艺进行仿真，以评估延迟、面积和功耗指标。

实验结果

研究问题

• RQ1 能否使用同质延迟无关编码设计出性能更优的早期输出双比特全加器？
• RQ2 异质延迟无关编码（1-of-2 与 1-of-4）如何影响异步加法器的面积和延迟？
• RQ3 在异步双比特全加器中集成冗余逻辑可实现多大性能提升？
• RQ4 与弱指示型设计相比，所提出的早期输出加法器在延迟、面积和功耗方面表现如何？
• RQ5 通过所提出的编码与冗余技术，32位行波进位加法器的性能可提升到何种程度？

主要发现

• 采用同质编码双比特全加器与冗余逻辑的早期输出32位行波进位加法器，相比弱指示型设计，延迟降低22.2%。
• 同一设计在无功耗代价下实现15.1%的面积减少。
• 对于异质编码，采用冗余逻辑的早期输出32位行波进位加法器相比弱指示型设计，延迟降低21.5%，面积减少21.3%。
• 所有性能提升均未伴随功耗增加，证实无额外功耗开销。
• 结果已在32/28nm CMOS工艺技术中得到验证，表明其可扩展性与实际可行性。
• 冗余逻辑的集成显著提升了同质与异质编码方案下的整体性能。