[论文解读] Asynchronous Early Output Section-Carry Based Carry Lookahead Adder with Alias Carry Logic

P. Balasubramanian, Cuong Dang+2 more|arXiv (Cornell University)|Oct 16, 2017

Low-power high-performance VLSI design被引用 3

一句话总结

本文提出一种基于别名进位逻辑的异步早期输出分段进位链式进位前瞻加法器（SCBCLA），利用双轨编码与四相握手实现无延迟敏感操作。在32/28nm CMOS工艺下，与带别名逻辑的弱指示SCBCLA相比，面积减少13%；与早期输出递归CLAs相比，延迟降低16%，且功耗与面积均无增加。

ABSTRACT

A new asynchronous early output section-carry based carry lookahead adder (SCBCLA) with alias carry output logic is presented in this paper. To evaluate the proposed SCBCLA with alias carry logic and to make a comparison with other CLAs, a 32-bit addition operation is considered. Compared to the weak-indication SCBCLA with alias logic, the proposed early output SCBCLA with alias logic reports a 13% reduction in area without any increases in latency and power dissipation. On the other hand, in comparison with the early output recursive CLA (RCLA), the proposed early output SCBCLA with alias logic reports a 16% reduction in latency while occupying almost the same area and dissipating almost the same average power. All the asynchronous CLAs are quasi-delay-insensitive designs which incorporate the delay-insensitive dual-rail data encoding and adhere to the 4-phase return-to-zero handshaking. The adders were realized and the simulations were performed based on a 32/28nm CMOS process.

研究动机与目标

• 设计一种适用于高性能计算系统的低面积、低延迟异步加法器。
• 通过引入早期输出能力，解决现有进位前瞻加法器在面积与时序方面的局限性。
• 通过将别名进位逻辑与分段进位链式CLAs架构结合，提升异步设计的效率。
• 在提升性能指标的同时，保持无延迟敏感性与功耗效率。
• 采用32位配置对所提出的加法器与现有异步CLAs设计进行评估。

提出的方法

• 该设计采用基于分段进位的进位前瞻架构，将32位加法器划分为可管理的若干部分，以加快进位计算速度。
• 引入别名进位逻辑以生成早期输出信号，从而在不增加面积或功耗的前提下减少关键路径延迟。
• 加法器采用双轨数据编码与四相归零握手机制，确保无延迟敏感操作。
• 异步设计为准无延迟敏感型，确保在任意门延迟与线延迟下仍能正确运行。
• 实现基于32/28nm CMOS工艺，实现对功耗、面积与延迟的精确建模。
• 通过仿真对比所提出的SCBCLA与弱指示SCBCLA及早期输出递归CLAs（RCLA）的性能。

实验结果

研究问题

• RQ1 如何在保持低延迟的同时，优化异步进位前瞻加法器的面积？
• RQ2 别名进位逻辑是否能有效减少分段进位链式CLAs中的关键路径延迟，且不增加功耗或面积？
• RQ3 所提出的带别名进位逻辑的早期输出SCBCLA与现有异步CLAs设计相比，在性能与资源使用方面表现如何？
• RQ4 双轨编码与四相握手机制在所提设计中在多大程度上提升了可靠性？
• RQ5 所提出的带别名进位逻辑的异步SCBCLA在面积、延迟与功耗损耗之间存在何种权衡？

主要发现

• 所提出的带别名进位逻辑的早期输出SCBCLA与带别名逻辑的弱指示SCBCLA相比，面积减少13%，且延迟与功耗均无增加。
• 与早期输出递归CLAs（RCLA）相比，所提设计延迟降低16%，同时保持几乎相同的面积与平均功耗。
• 通过双轨编码与四相归零握手机制，设计实现了无延迟敏感性，确保在可变延迟条件下仍能正确运行。
• 所有异步CLAs设计，包括所提设计，均基于32/28nm CMOS工艺实现，以确保性能评估的准确性。
• 仿真结果证实，别名进位逻辑可实现早期输出生成，从而在不增加面积或功耗的前提下减少关键路径延迟。
• 结果表明，所提出的带别名进位逻辑的SCBCLA在异步算术电路中实现了面积、延迟与功耗效率之间的有利权衡。