[论文解读] ATLAS Tile Calorimeter Readout Electronics Upgrade Program for the High Luminosity LHC

A. S. Cerqueira|arXiv (Cornell University)|May 3, 2013

Particle Detector Development and Performance被引用 3

一句话总结

本文介绍了为高亮度LHC（HL-LHC）升级ATLAS量能器的读出电子系统，重点在于替换探测器内外的电子设备，以实现40 MHz采样率下使用抗辐射组件对信号进行直接数字化。评估了三种前端电子设计方案——商用组件、定制ASIC和基于QIE的设计，同时采用基于sROD和高速GBT链路的新后端架构，以确保在5–7×10³⁴ cm⁻²s⁻¹的峰值亮度下实现数据吞吐量和同步性能。

ABSTRACT

The Tile Calorimeter (TileCal) is the hadronic calorimeter covering the most central region of the ATLAS experiment at LHC. The TileCal readout consists of about 10000 channels. The ATLAS upgrade program is divided in three phases: The Phase~0 occurs during 2013-2014, Phase~1 during 2018-1019 and finally Phase~2, which is foreseen for 2022-2023, whereafter the peak luminosity will reach 5-7 x 10$^{34}$ cm$^2$s$^{-1}$ (HL-LHC). The main TileCal upgrade is focused on the Phase~2 period. The upgrade aims at replacing the majority of the on- and off-detector electronics so that all calorimeter signals are directly digitized and sent to the off-detector electronics in the counting room. All new electronics must be able to cope with the increased radiation levels. An ambitious upgrade development program is pursued to study different electronics options. Three options are presently being investigated for the front-end electronic upgrade. The first option is an improved version of the present system built using commercial components, the second alternative is based on the development of a dedicated ASIC (Application Specific Integrated Circuit) and the third is the development of a new version of the QIE (Charge Integrator and Encoder) based on the one developed for Fermilab. All three options will use the same readout and control system using high speed (up to 40 Gb/s) links for communication and clock synchronization. For the off-detector electronics a new back-end architecture is being developed. A demonstrator prototype read-out for a slice of the calorimeter with most of the new electronics, but still compatible with the present system, is planned to be inserted in ATLAS already in mid 2014 (at the end of the Phase~0 upgrade).

研究动机与目标

• 应对HL-LHC中峰值亮度达到5–7×10³⁴ cm⁻²s⁻¹时对读出电子系统升级的需求。
• 替换原有的探测器内外电子设备，以支持光电倍增管（PMT）信号的直接数字化并提高抗辐射能力。
• 通过重新设计数据传输和控制架构，确保与未来触发系统的兼容性。
• 采用三种不同的电子设计方法，开发可扩展、抗辐射的前端解决方案。
• 基于超读出驱动器（sROD）实现新的后端架构，以管理高数据速率并支持实时处理。

提出的方法

• 评估三种前端电子设计方案：商用组件、定制ASIC和基于QIE的设计，全部采用12位ADC和40 MHz采样率。
• 设计双板系统：主控板负责信号调理和数据组织，小板（Daughter Board）配备双FPGA以实现冗余和高吞吐量数据处理。
• 采用GBT协议实现高速光链路，数据传输速率最高达40 Gb/s，用于前端与后端电子设备之间的数据传输。
• 开发基于Xilinx Virtex 7和Kintex 7 FPGA的sROD原型板，通过Avago MiniPOD和QSFP+连接器支持4路5 Gb/s和1路10 Gb/s链路。
• 在sROD中集成时间、触发和控制（TTC）功能以及探测器控制系统（DCS）管理功能，以实现同步和系统控制。
• 构建包含原型板的演示柜体，并在量能器的一个模块中进行测试，以在全面安装前验证性能。

实验结果

研究问题

• RQ1 如何重新设计TileCal读出电子系统，以应对HL-LHC预期的更高数据速率和更强辐射水平？
• RQ2 在三种前端电子设计选项（商用组件、ASIC和基于QIE的系统）中，性能与抗辐射能力之间的权衡关系如何？
• RQ3 新的在探测器内电子系统如何通过小板上的双FPGA处理链路确保数据完整性和冗余性？
• RQ4 为满足升级后系统对高数据吞吐量和同步需求，需要怎样的后端架构？
• RQ5 基于GBT链路在40 MHz下处理多个前端通道数据时，sROD原型板的可行性与性能如何？

主要发现

• 2014年年中成功在探测器中测试了包含新在探测器内电子系统（主控板和小板）的演示原型柜体，验证了设计概念。
• 主控板原型已完成设计定型，已进入生产阶段，早期原型配置中已对四个前端输入进行了测试。
• 小板原型采用两片Xilinx Virtex 6 FPGA，支持12路5 Gb/s和2路5 Gb/s光链路，实现高吞吐量和冗余数据处理。
• 基于Xilinx Virtex 7和Kintex 7 FPGA的sROD原型板已设计完成，可集成至ATCA或μTCA系统，支持4路5 Gb/s和1路10 Gb/s数据链路。
• 完整演示柜体预计于2014年Phase 0阶段末期安装至探测器，作为最终前端设计选型的测试平台。
• 最终前端设计决策预计于2018年底做出，新电子系统的生产计划于2019–2020年进行，安装工作将在Phase 2升级期间（2022–2023年）完成。