[论文解读] Automatic Hardware Synthesis for a Hybrid Reconfigurable CPU Featuring Philips CPLDs

Bernardo Kastrup|ArXiv.org|Nov 12, 1998

Embedded Systems Design Techniques参考文献 7被引用 5

一句话总结

本文提出了一种基于Philips XPLA2 CPLD作为可重构单元的混合可重构CPU的自动硬件综合框架。该框架能够将时间关键的汇编代码段透明地、高层级地编译为定制硬件网表，从而在无需程序员干预的情况下提升性能，并通过实际应用示例展示了有效的硬件加速效果。

ABSTRACT

A high-level architecture of a Hybrid Reconfigurable CPU, based on a Philips-supported core processor, is introduced. It features the Philips XPLA2 CPLD as a reconfigurable functional unit. A compilation chain is presented, in which automatic implementation of time-critical program segments in custom hardware is performed. The entire process is transparent from the programmer's point of view. The hardware synthesis module of the chain, which translates segments of assembly code into a hardware netlist, is discussed in details. Application examples are also presented.

研究动机与目标

• 设计一种混合可重构CPU架构，将Philips支持的核心处理器与XPLA2 CPLD集成，实现动态硬件定制。
• 开发一种透明的编译链，能够自动将时间关键的代码段映射到定制硬件，而无需程序员察觉。
• 实现一个硬件综合模块，将汇编代码转换为适用于CPLD部署的硬件网表。
• 通过实际应用示例验证该方法的可行性及其性能优势。
• 通过将关键软件例程卸载到可重构硬件，实现实时性能优化。

提出的方法

• 系统采用高层级架构，将核心处理器与Philips XPLA2 CPLD作为可重构功能单元进行扩展。
• 建立编译链，其中硬件综合模块将选定的汇编代码段转换为硬件网表。
• 综合过程完全自动化，从程序员视角来看完全透明。
• 使用映射算法生成网表，以在CPLD上保持功能正确性的同时优化面积与速度。
• 该方法支持动态重构，允许在运行时加载不同的硬件功能。
• 通过应用示例验证综合流程，并展示性能提升效果。

实验结果

研究问题

• RQ1 在混合CPU架构中，如何自动将时间关键的软件例程映射到可重构硬件？
• RQ2 使用Philips XPLA2 CPLD作为通用CPU扩展中的可重构单元是否可行？
• RQ3 硬件综合过程能否完全自动化且对程序员透明？
• RQ4 通过将关键代码段卸载到定制硬件，可实现多大的性能提升？
• RQ5 该编译链如何确保从汇编到网表转换过程中的功能正确性？

主要发现

• 硬件综合模块成功将时间关键的汇编代码段转换为适用于XPLA2 CPLD的有效硬件网表。
• 整个编译过程对程序员完全透明，无需手动进行硬件设计。
• 该方法通过关键软件例程的硬件加速实现了性能提升。
• 应用示例证明了该框架在实际场景中的可行性。
• 系统支持运行时重构，可实现硬件功能的动态自适应。
• 采用高层级编译链显著降低了硬件-软件协同设计的开发时间和复杂度。