[论文解读] Automatic Optimization of Hardware Accelerators for Image Processing

Oliver Reiche, Konrad Häublein+4 more|arXiv (Cornell University)|Feb 26, 2015

CCD and CMOS Imaging Sensors参考文献 15被引用 9

一句话总结

本文提出了一种自动优化框架，通过领域特定语言（DSL）编译器分析延迟与资源使用之间的权衡，从而提升基于FPGA的图像处理加速器性能。通过将性能指标反馈至编译器，该系统生成的代码可紧密匹配目标规格，在立体块匹配基准测试中实现与手工优化实现几乎相同的性能表现。

ABSTRACT

In the domain of image processing, often real-time constraints are required. In particular, in safety-critical applications, such as X-ray computed tomography in medical imaging or advanced driver assistance systems in the automotive domain, timing is of utmost importance. A common approach to maintain real-time capabilities of compute-intensive applications is to offload those computations to dedicated accelerator hardware, such as Field Programmable Gate Arrays (FPGAs). Programming such architectures is a challenging task, with respect to the typical FPGA-specific design criteria: Achievable overall algorithm latency and resource usage of FPGA primitives (BRAM, FF, LUT, and DSP). High-Level Synthesis (HLS) dramatically simplifies this task by enabling the description of algorithms in well-known higher languages (C/C++) and its automatic synthesis that can be accomplished by HLS tools. However, algorithm developers still need expert knowledge about the target architecture, in order to achieve satisfying results. Therefore, in previous work, we have shown that elevating the description of image algorithms to an even higher abstraction level, by using a Domain-Specific Language (DSL), can significantly cut down the complexity for designing such algorithms for FPGAs. To give the developer even more control over the common trade-off, latency vs. resource usage, we will present an automatic optimization process where these criteria are analyzed and fed back to the DSL compiler, in order to generate code that is closer to the desired design specifications. Finally, we generate code for stereo block matching algorithms and compare it with handwritten implementations to quantify the quality of our results.

研究动机与目标

• 通过将算法抽象为领域特定语言（DSL），降低FPGA图像处理编程的复杂性。
• 自动化管理硬件加速器设计中延迟与资源使用之间的权衡。
• 使高层次综合工具能够生成满足实时性与资源约束的高效FPGA代码。
• 通过将生成代码与手工优化实现进行对比，评估该框架的有效性。

提出的方法

• 作者使用高层次DSL描述图像处理算法，抽象出低层次FPGA实现细节。
• 他们集成了一项性能分析阶段，测量合成设计的延迟与资源使用情况（BRAM、LUT、DSP、FF）。
• 分析结果被反馈至DSL编译器，以指导迭代式代码生成并实现针对性优化。
• 该框架采用高层次综合（HLS）工具，将类似C/C++的代码转换为RTL，实现快速原型开发。
• 优化过程由反馈回路驱动，根据目标设计规格调整代码生成策略。
• 该方法在立体块匹配算法上进行了评估，该算法是常见的图像处理内核。

实验结果

研究问题

• RQ1 来自性能分析的自动反馈能否提升FPGA优化图像处理代码的质量？
• RQ2 基于DSL的自动优化过程在延迟与资源使用方面，与手工优化的FPGA实现相比能接近到何种程度？
• RQ3 高层次抽象在多大程度上可降低图像处理FPGA设计对专业知识的要求？
• RQ4 能否通过编译器反馈有效管理延迟与资源使用之间的权衡，而无需人工调优？

主要发现

• 所提出的框架生成的FPGA代码在立体块匹配任务中，其延迟与资源使用水平几乎与手工优化实现完全一致。
• 基于反馈的优化过程显著减少了开发过程中对专家级FPGA知识的需求。
• DSL方法实现了快速代码生成，其性能特征与手动调优设计非常接近。
• 该方法通过自动化、数据驱动的编译器反馈，有效平衡了延迟与资源使用之间的权衡。
• 评估结果证实，生成的代码满足医疗成像和汽车系统等安全关键应用所需的实时性约束。