[论文解读] AutoSoC: Automating Algorithm-SOC Co-design for Aerial Robots

Srivatsan Krishnan, Thierry Tambe+2 more|arXiv (Cornell University)|Sep 13, 2021

Robotics and Sensor-Based Localization参考文献 28被引用 4

一句话总结

AutoSoC 是一种用于空中机器人的自动化算法-SOC协同设计框架，支持基于学习的端到端导航及硬件加速器生成。其在复杂环境中的成功率达到91%，生成的加速器候选方案延迟范围为4.8–60.2 μs，功耗为0.142–1.09 W，实现了性能、面积与能效之间的优化平衡。

ABSTRACT

Aerial autonomous machines (Drones) has a plethora of promising applications and use cases. While the popularity of these autonomous machines continues to grow, there are many challenges, such as endurance and agility, that could hinder the practical deployment of these machines. The closed-loop control frequency must be high to achieve high agility. However, given the resource-constrained nature of the aerial robot, achieving high control loop frequency is hugely challenging and requires careful co-design of algorithm and onboard computer. Such an effort requires infrastructures that bridge various domains, namely robotics, machine learning, and system architecture design. To that end, we present AutoSoC, a framework for co-designing algorithms as well as hardware accelerator systems for end-to-end learning-based aerial autonomous machines. We demonstrate the efficacy of the framework by training an obstacle avoidance algorithm for aerial robots to navigate in a densely cluttered environment. For the best performing algorithm, our framework generates various accelerator design candidates with varying performance, area, and power consumption. The framework also runs the ASIC flow of place and route and generates a layout of the floor-planed accelerator, which can be used to tape-out the final hardware chip.

研究动机与目标

• 为解决资源受限的空中机器人因控制回路中计算延迟过高而导致飞行续航短、机动性差的问题。
• 实现端到端（E2E）深度强化学习模型在复杂环境中的高效部署，以实现自主导航。
• 协同优化神经网络架构与硬件加速器设计，以实现性能、功耗与面积效率的平衡。
• 通过布局布线流程自动化生成符合ASIC标准的加速器版图，实现可流片的设计。

提出的方法

• 该框架采用基于课程学习的DQN智能体，在模拟的高密度复杂环境中训练端到端策略以实现避障。
• 通过探索包括PE数量、MAC通道宽度和精度（8位/4位）在内的多维设计空间，协同设计端到端模型与硬件加速器。
• 生成一个可配置并行度与精度的自定义加速器模板FlexACL，以支持性能、功耗与面积之间的权衡。
• 利用高层次综合（HLS）生成加速器候选方案，并基于16nm标准单元库在300MHz频率下进行评估。
• 使用HLS后生成的Verilog RTL估算性能、功耗与面积，最终设计经布局布线流程生成可流片的版图规划。

实验结果

研究问题

• RQ1 自动化协同设计端到端学习模型与硬件加速器，能否提升空中机器人的控制回路频率并降低能耗？
• RQ2 如何通过统一框架高效探索加速器设计中性能、功耗与面积之间的权衡？
• RQ3 端到端学习在复杂、密集的导航任务中，能在多大程度上实现高成功率，同时仍可部署于资源受限平台？
• RQ4 在机器人控制工作负载中，精度（8位 vs 4位）与并行度（PE数量、MAC通道数）的变化对加速器效率有何影响？

主要发现

• 端到端DQN模型在100次测试轨迹中，于高密度复杂环境中实现了91%的成功率。
• 训练模型在约2000个训练周期后，累积奖励趋于稳定平台（1000），表明策略已收敛。
• 生成的FlexACL加速器候选方案延迟范围为4.8 μs至60.2 μs，功耗为0.142 W至1.09 W。
• 8PEs-16MAC通道配置在性能、功耗与面积之间实现了最佳平衡，位于效率曲线的“拐点”位置。
• 4PEs-16MAC通道版本实现了最低功耗与最小面积，而32PEs-16MAC通道版本虽延迟最短但资源开销最高。
• 该框架成功生成了4PE FlexACL加速器的布局布线版图，证明其具备ASIC流片准备就绪的能力。