[论文解读] Benchmarking logical three-qubit quantum Fourier transform encoded in the Steane code on a trapped-ion quantum computer

Karl Mayer, Ciarán Ryan-Anderson+21 more|arXiv (Cornell University)|Apr 12, 2024

Quantum Computing Algorithms and Architecture被引用 4

一句话总结

本论文在Quantinuum H2-1离子阱量子计算机上，对编码在[[7,1,3]]Steane码中的逻辑三量子比特量子傅里叶变换（QFT）进行了基准测试，采用横向两量子比特门和非容错的$T$-门 teleportation。尽管逻辑CNOT门（0.9980(8)）和$T$门（0.990(1)）的保真度很高，但完整的QFT仅达到0.78(1)和0.66(1)的平均输出态保真度，表明当前的逻辑电路尚未超越物理电路，主要受限于$T$-门错误。

ABSTRACT

We implement logically encoded three-qubit circuits for the quantum Fourier transform (QFT), using the [[7,1,3]] Steane code, and benchmark the circuits on the Quantinuum H2-1 trapped-ion quantum computer. The circuits require multiple logical two-qubit gates, which are implemented transversally, as well as logical non-Clifford single-qubit rotations, which are performed by non-fault-tolerant state preparation followed by a teleportation gadget. First, we benchmark individual logical components using randomized benchmarking for the logical two-qubit gate, and a Ramsey-type experiment for the logical $T$ gate. We then implement the full QFT circuit, using two different methods for performing a logical control-$T$, and benchmark the circuits by applying it to each basis state in a set of bases that is sufficient to lower bound the process fidelity. We compare the logical QFT benchmark results to predictions based on the logical component benchmarks.

研究动机与目标

• 评估编码在Steane码中的逻辑量子电路在当前噪声硬件上是否能优于未编码电路。
• 通过随机化基准测试和基于teleportation的保真度估计，对单个逻辑组件（特别是横向CNOT门和非Clifford $T$门）进行基准测试。
• 使用两种不同的方法实现并基准测试完整的逻辑三量子比特QFT，以实现逻辑控制-$T$门。
• 评估组件级错误率是否能解释逻辑量子电路中的系统级电路错误。
• 基于组件基准测试对逻辑QFT性能进行建模，并识别错误核算中的差距。

提出的方法

• 使用[[7,1,3]]Steane码实现逻辑QFT，将一个逻辑量子比特编码在七个物理量子比特上，并额外使用辅助量子比特进行魔术态 distillation。
• 通过两量子比特随机化基准测试（RB）对横向两量子比特逻辑CNOT门进行基准测试，在H1-1上获得平均保真度0.9991(2)，在H2-1上获得0.9980(8)。
• 通过非容错态制备结合门teleportation实现非Clifford逻辑$T$门，保真度使用类似Ramsey的协议进行估计。
• 使用两种不同的方法实现逻辑控制-$T$门，均基于辅助量子比特和teleportation-based $T$-门协议。
• 通过在计算基和傅里叶基下对所有基态应用QFT，并结合或不结合对teleportation装置中综合征信息的后选择，对过程保真度进行下界估计。
• 使用自定义软件框架Simple Logical Representation（SLR）设计并编译逻辑电路，以在H2-1处理器上执行。

Figure 4: Logical two-qubit RB decay curves for the devices H1-1 and H2-1. Ten random circuits per sequence length were chosen, and all circuits were run with 100 shots and submitted in a random order. The curves are fit to Eq. ( 3 ), and the estimated average fidelities per logical CNOT are listed

实验结果

研究问题

• RQ1 在当前的离子阱硬件上，编码在Steane码中的逻辑量子电路是否能实现低于未编码电路的错误率？
• RQ2 对逻辑CNOT门和$T$门的组件级基准测试在多大程度上能预测完整逻辑QFT电路的性能？
• RQ3 即使两量子比特门的保真度极高，非Clifford $T$门中的错误如何限制逻辑量子电路的整体保真度？
• RQ4 对teleportation装置中综合征信息进行后选择是否能提升逻辑电路保真度，提升幅度如何？
• RQ5 基于组件基准测试预测与测量的逻辑电路错误率之间存在多大差距，这对容错扩展意味着什么？

主要发现

• 在H2-1处理器上，逻辑CNOT门的平均保真度达到0.9980(8)，接近物理两量子比特门的性能。
• 逻辑$T$门的保真度显著较低，为0.990(1)，是逻辑QFT电路中主要的错误来源。
• 在未进行综合征后选择的情况下，完整逻辑QFT在计算基和傅里叶基下的平均输出态保真度分别为0.78(1)和0.66(1)。
• 在对teleportation装置中的综合征信息进行后选择后，平均输出态保真度提升至0.89(1)和0.77(2)，表明具有错误缓解潜力。
• 测量到的逻辑QFT保真度仍低于未编码QFT电路的保真度，表明当前的逻辑电路尚未超越物理电路。
• 组件级基准测试仅能解释部分但无法完全解释逻辑电路的错误，凸显出必须在大规模逻辑量子计算中弥合的显著差距。

Figure 5: Logical $T$ gate benchmarking decay curves for the device H2-1 and the two methods for the teleportation gadget shown in Fig. 1 . Solid lines are fit to the raw data and dashed lines to the data including post-selection on the syndromes obtained from the logical measurement in the teleport