[论文解读] C-slow Technique vs Multiprocessor in designing Low Area Customized Instruction set Processor for Embedded Applications

Muhammad Adeel Akram, A.N. Khan+1 more|arXiv (Cornell University)|Apr 5, 2012

Parallel Computing and Optimization Techniques被引用 8

一句话总结

本文提出C-slow技术，这是一种针对嵌入式系统中单核定制指令集处理器的新型多线程方法，通过单条数据通路实现并行线程执行，且无需依赖实时操作系统。该方法在面积和复杂度方面均保持较低水平，同时实现高性能，在面积效率方面优于传统多处理器设计，且在消费类电子产品应用中保持低功耗。

ABSTRACT

The demand for high performance embedded processors, for consumer electronics, is rapidly increasing for the past few years. Many of these embedded processors depend upon custom built Instruction Ser Architecture (ISA) such as game processor (GPU), multimedia processors, DSP processors etc. Primary requirement for consumer electronic industry is low cost with high performance and low power consumption. A lot of research has been evolved to enhance the performance of embedded processors through parallel computing. But some of them focus superscalar processors i.e. single processors with more resources like Instruction Level Parallelism (ILP) which includes Very Long Instruction Word (VLIW) architecture, custom instruction set extensible processor architecture and others require more number of processing units on a single chip like Thread Level Parallelism (TLP) that includes Simultaneous Multithreading (SMT), Chip Multithreading (CMT) and Chip Multiprocessing (CMP). In this paper, we present a new technique, named C-slow, to enhance performance for embedded processors for consumer electronics by exploiting multithreading technique in single core processors. Without resulting into the complexity of micro controlling with Real Time Operating system (RTOS), C-slowed processor can execute multiple threads in parallel using single datapath of Instruction Set processing element. This technique takes low area & approach complexity of general purpose processor running RTOS.

研究动机与目标

• 为满足消费类电子产品中对高性能、低功耗和低成本嵌入式处理器日益增长的需求。
• 克服传统多处理器和超长指令字架构在面积和复杂度方面的局限性。
• 设计一种支持并行线程执行的单核处理器，且不依赖实时操作系统（RTOS）。
• 通过高效的多线程技术实现高性能，同时最小化硬件开销。
• 为芯片多处理器（CMP）及其他并行架构提供一种低面积、低复杂度的替代方案。

提出的方法

• C-slow技术通过细粒度控制的时间复用方式，使多个线程在单条数据通路上并行执行。
• 该技术利用单核内的线程级并行性（TLP），避免了对多个处理单元的需求。
• 通过将线程调度逻辑直接嵌入处理器数据通路，避免了RTOS的开销。
• 处理器采用经过修改的指令集架构（ISA），支持硬件级别的线程上下文切换。
• 设计通过复用现有数据通路资源于多个线程之间，最大限度减少面积开销，降低对额外硬件的需求。
• 在面积、性能和功耗方面，将该方法与传统多处理器（CMP）和超长指令字设计进行了对比评估。

实验结果

研究问题

• RQ1 如何在不增加硬件复杂度的前提下，高效利用单核处理器中的线程级并行性？
• RQ2 通过一种新型多线程技术，是否可使定制指令集处理器在低面积下实现高性能？
• RQ3 C-slow技术在面积效率和性能方面与芯片多处理器（CMP）相比如何？
• RQ4 C-slow技术在多大程度上可减少嵌入式系统中对RTOS的需求？
• RQ5 与传统多处理器架构相比，通过C-slow实现多线程的性能和面积开销如何？

主要发现

• C-slow技术仅使用单条数据通路即可实现多个线程的并行执行，显著降低硬件面积。
• 该方法在面积和功耗方面显著优于传统多处理器设计，同时性能表现与之相当。
• 通过消除对RTOS的需求，C-slow处理器降低了系统复杂度，并提升了实时响应能力。
• 该技术在性能、面积和复杂度之间实现了有利的权衡，特别适用于低成本嵌入式应用。
• 评估结果表明，C-slow在面积效率方面优于传统多处理器设计，尤其在资源受限环境中表现更优。
• 该方法在无需多处理单元或复杂控制逻辑开销的前提下，有效利用了线程级并行性。