[论文解读] Chip-Chat: Challenges and Opportunities in Conversational Hardware Design

Jason Blocklove, Siddharth Garg+2 more|arXiv (Cornell University)|May 22, 2023

Ferroelectric and Negative Capacitance Devices被引用 14

一句话总结

本文研究将对话式大型语言模型（ChatGPT-4）用作 HDL 编写与硬件设计的共同设计者，提出一个案例研究，产出用于 8 位处理器走胶的完整 HDL，并讨论其优点与局限。

ABSTRACT

Modern hardware design starts with specifications provided in natural language. These are then translated by hardware engineers into appropriate Hardware Description Languages (HDLs) such as Verilog before synthesizing circuit elements. Automating this translation could reduce sources of human error from the engineering process. But, it is only recently that artificial intelligence (AI) has demonstrated capabilities for machine-based end-to-end design translations. Commercially-available instruction-tuned Large Language Models (LLMs) such as OpenAI's ChatGPT and Google's Bard claim to be able to produce code in a variety of programming languages; but studies examining them for hardware are still lacking. In this work, we thus explore the challenges faced and opportunities presented when leveraging these recent advances in LLMs for hardware design. Given that these `conversational' LLMs perform best when used interactively, we perform a case study where a hardware engineer co-architects a novel 8-bit accumulator-based microprocessor architecture with the LLM according to real-world hardware constraints. We then sent the processor to tapeout in a Skywater 130nm shuttle, meaning that this `Chip-Chat' resulted in what we believe to be the world's first wholly-AI-written HDL for tapeout.

研究动机与目标

• 在硬件设计的最早阶段，推动使用对话式 LLM 来协助 HDL 开发。
• 评估 ChatGPT-4 作为端到端 HDL 设计的共同架构在现实世界约束（如 Tiny Tapeout）下的潜力。
• 展示一个案例研究：AI 编写的 HDL 在一个基于累加器的 8 位微处理器上完成走胶。
• 识别将对话式 LLM 集成到硬件 CAD 工作流程中的实际建议与局限。

提出的方法

• 在真实硬件约束下，与 ChatGPT-4 共同设计一个 8 位累加器处理器，进行观察性研究。
• 将设计工作分区到对话线程中，以管理 LLM 上下文窗口并维持基本规格。
• 在人工监督和定向提示下，迭代调试并修复 HDL 与 ISA 定义。
• 使用 OpenLane 对处理器进行 ASIC Tiny Tapeout 合成，并在 FPGA 上进行仿真以比较时序与功耗估计。
• 提供并分析完整的对话日志与工件，以评估可重复性与可行性。

实验结果

研究问题

• RQ1 在严格的硬件约束下，对话式 LLM 能否有效地共同设计一个基于 HDL 的处理器？
• RQ2 在 HDL 编写、验证与走胶工作流中，交互式 AI 辅助的实际好处与局限性有哪些？
• RQ3 AI 生成的 HDL 和 ISA 定义的质量如何影响综合结果及综合后时序/功耗估计？
• RQ4 哪些策略（例如基于线程的提示、重启）在使用 LLM 进行硬件设计时能提高可靠性与正确性？

主要发现

• ChatGPT-4 生成了相对高质量的 Verilog 代码，并有助于快速进行设计空间探索。
• 该过程需要人工干预来纠正规范与实现错误，并生成测试平台和验证代码。
• 最终使用 Tiny Tapeout 与 OpenLane 对处理器进行综合和走胶，产生 125 kHz 的 ASIC 时钟约束和具体的功耗估计。
• 该案例研究展示了将 LLM 作为设计助手而非单独设计者在硬件工程中的潜力。
• 通过 CWEAT 的安全性分析在所生成的 Verilog 中未发现硬件 CWE；同时承认 LLMs 的验证工具存在局限性。