[论文解读] CLR-DRAM: A Low-Cost DRAM Architecture Enabling Dynamic Capacity-Latency Trade-Off

Haocong Luo, Taha Shahroodi+6 more|arXiv (Cornell University)|May 26, 2020

Parallel Computing and Optimization Techniques参考文献 84被引用 9

一句话总结

CLR-DRAM 是一种低成本 DRAM 架构，通过在 DRAM 子阵列中添加隔离晶体管，实现高容量与低延迟模式之间的动态、行级重配置。通过将相邻单元和感应放大器耦合，实现更快访问，同时在需要时保持高密度，从而在四核多任务工作负载下，平均提升系统性能 18.6%，降低 DRAM 能耗 29.7%。

ABSTRACT

DRAM is the prevalent main memory technology, but its long access latency can limit the performance of many workloads. Although prior works provide DRAM designs that reduce DRAM access latency, their reduced storage capacities hinder the performance of workloads that need large memory capacity. Because the capacity-latency trade-off is fixed at design time, previous works cannot achieve maximum performance under very different and dynamic workload demands. This paper proposes Capacity-Latency-Reconfigurable DRAM (CLR-DRAM), a new DRAM architecture that enables dynamic capacity-latency trade-off at low cost. CLR-DRAM allows dynamic reconfiguration of any DRAM row to switch between two operating modes: 1) max-capacity mode, where every DRAM cell operates individually to achieve approximately the same storage density as a density-optimized commodity DRAM chip and 2) high-performance mode, where two adjacent DRAM cells in a DRAM row and their sense amplifiers are coupled to operate as a single low-latency logical cell driven by a single logical sense amplifier. We implement CLR-DRAM by adding isolation transistors in each DRAM subarray. Our evaluations show that CLR-DRAM can improve system performance and DRAM energy consumption by 18.6% and 29.7% on average with four-core multiprogrammed workloads. We believe that CLR-DRAM opens new research directions for a system to adapt to the diverse and dynamically changing memory capacity and access latency demands of workloads.

研究动机与目标

• 解决现有 DRAM 设计中静态容量-延迟权衡的问题，这些设计无法适应动态的工作负载需求。
• 实现高粒度、运行时的 DRAM 行在高容量与低延迟操作模式之间的重配置。
• 在不牺牲存储密度或显著增加芯片面积的前提下，实现低成本、硬件高效的可重配置性。
• 在多样化且不断变化的内存工作负载下，提升系统性能和能效。
• 为响应工作负载动态变化的自适应主存架构开辟新的研究方向。

提出的方法

• 在每个 DRAM 子阵列中引入隔离晶体管，以实现单个行在两种模式之间的动态重配置。
• 在最大容量模式下，选择性地使能隔离晶体管，使每个 DRAM 单元独立运行，从而保持商品化 DRAM 的密度。
• 在高性能模式下，使能所有隔离晶体管，将每两个相邻的 DRAM 单元及其感应放大器耦合为一个具有共享更强感应放大器的单一逻辑单元。
• 利用差分感应和双感应放大器操作，通过从位线两端驱动，降低行激活和预充电延迟。
• 利用耦合的感应放大器加速感应和预充电操作，减少访问延迟和刷新开销。
• 通过在行级别操作而不改变接口语义，保持与现有 DRAM 控制器和内存访问协议的向后兼容性。

实验结果

研究问题

• RQ1 能否以低硬件成本实现 DRAM 架构在高容量与低延迟模式之间对单个行的动态重配置？
• RQ2 动态重配置在多样化工作负载下，能在多大程度上提升系统性能和能效？
• RQ3 所提出的隔离晶体管机制如何在不显著增加面积或功耗开销的前提下，同时实现高密度和低延迟？
• RQ4 与静态异构 DRAM 设计相比，CLR-DRAM 的性能和能效影响如何？
• RQ5 CLR-DRAM 是否可与现有的 DRAM 内缓存或延迟降低技术结合，以进一步提升性能？

主要发现

• CLR-DRAM 通过在需要时实现动态延迟降低，在四核多任务工作负载下，平均提升系统性能 18.6%。
• 通过耦合的感应放大器降低访问延迟和刷新开销，平均降低 DRAM 能耗 29.7%。
• 该架构在性能提升方面可与静态低延迟 DRAM 设计相媲美，但具备对不断变化的工作负载需求的完全适应能力。
• 增加隔离晶体管可实现行级重配置，且面积开销极小，在最大容量模式下保持高存储密度。
• 高性能模式通过双感应放大器从位线两端同时感应，降低行激活和预充电延迟。
• CLR-DRAM 与现有 DRAM 内缓存和延迟降低技术正交，结合后可进一步提升性能。