[论文解读] Constraining the Synopsys Pin Access Checker Utility for Improved Standard Cells Library Verification Flow

Yongfu Li, Chin Hui Lee+4 more|arXiv (Cornell University)|May 25, 2018

VLSI and Analog Circuit Testing参考文献 4被引用 3

一句话总结

本文提出对 Synopsys Pin Access Checker (PAC) 工具的增强约束，以通过在设计流程早期主动检测引脚可访问性问题，提升标准单元库验证的效率。通过优化测试单元配置、增加引脚连接复杂度，并推荐路由器约束，该方法减少了设计迭代次数，提高了可布线性，并降低了先进节点集成电路设计中的面积开销。

ABSTRACT

While standard cell layouts are drawn with minimum design rules for maximum benefit of design area shrinkage, the complicated design rules begin to cause difficulties with signal routes accessing the pins in standard cell layouts. Multiple design iterations are required to resolve routing issues, thus increasing the runtime and the overall chip area. To optimize the chip performance, power and area (PPA) and improve the routability, it is necessary to consider the pin accessibility during standard cell development phase so that each cell is designed to maximize the number of feasible pin-access solutions available to the router. As part of the Synopsys IC Compiler Library Preparation Reference Methodology, the Synopsys Pin Access Checker (PAC) reports DRC violations associated with the standard cell. Based on Synopsys PAC's methodology, we demonstrate several methods to improve the probability of detecting pin accessibility issues, such as reducing the number of cells required for each Synopsys 'testcell', increasing the complexity of the pin connectivity assignment and recommending the router constraints.

研究动机与目标

• 应对由于严格设计规则导致的先进节点标准单元库中引脚可访问性挑战日益加剧的问题。
• 减少标准单元开发过程中因布线失败导致的设计迭代次数。
• 提升 Synopsys Pin Access Checker (PAC) 在验证流程早期检测引脚可访问性违规的能力。
• 通过在库准备阶段主动约束引脚访问，提升可布线性并最小化面积开销。
• 将实用约束集成至 Synopsys IC Compiler 库准备参考方法论中，以增强验证的稳健性。

提出的方法

• 定义并应用更严格的 Synopsys 'testcell' 配置约束，以提高对引脚可访问性问题的敏感度。
• 在测试单元中增加引脚连接分配的复杂度，以模拟真实的布线场景。
• 引入路由器约束建议，引导布局布线工具找到可行的解决方案。
• 在 IC Compiler 库准备流程中利用 Synopsys PAC 工具检测与引脚可访问性相关的 DRC 违规。
• 系统性地在多种标准单元类型上验证约束后的 PAC 设置，以确保一致性和覆盖率。
• 将增强后的 PAC 工作流程集成至标准库验证方法论中，实现在早期阶段检测可访问性问题。

实验结果

研究问题

• RQ1 如何对 Synopsys Pin Access Checker 进行约束，以在标准单元开发流程中更早检测引脚可访问性问题？
• RQ2 何种测试单元配置和连接模式可最大化检测标准单元中的布线相关 DRC 违规？
• RQ3 路由器约束建议在物理设计阶段如何提升引脚可访问性解决方案的可行性？
• RQ4 约束后的 PAC 配置在多大程度上减少了标准单元库验证中的设计迭代次数？
• RQ5 通过主动引脚可访问性验证，可在可布线性和面积效率方面实现哪些改进？

主要发现

• 约束后的 PAC 方法论显著减少了每次验证运行所需的测试单元数量，提升了效率。
• 测试单元中引脚连接复杂度的提升，有助于更早发现布线瓶颈和引脚可访问性违规。
• 路由器约束建议提高了在验证阶段识别可行引脚可访问路径的可能性。
• 增强后的 PAC 工作流程通过在物理实现前捕获引脚可访问性问题，减少了设计迭代次数。
• 该方法通过最小化布线拥塞导致的面积开销，整体改善了 PPA（性能、功耗、面积）表现。
• 该方法已成功集成至 Synopsys IC Compiler 库准备参考方法论，并在 Synopsys 用户大会 2017 上完成验证。