[论文解读] Design of a Superconducting Multiflux Non-Destructive Readout Memory Unit

Beyza Zeynep Ucpinar, Yasemin Kopur+3 more|arXiv (Cornell University)|Sep 26, 2023

Semiconductor materials and devices被引用 4

一句话总结

本文提出一种基于快速单磁通量子（RSFQ）技术的局部反馈布线结构，实现超导非破坏性读出（NDRO）存储单元，具备单磁通子和多磁通子存储能力。该设计在1-bit NDRO中实现10GHz运行且余量达64%，在2-bit M-NDRO中余量达20%，通过利用超高速SFQ脉冲传输和优化的约瑟夫森传输线，实现高密度、高速度、低刷新开销的低温存储。

ABSTRACT

Due to low power consumption and high-speed performance, superconductor circuit technology has emerged as an attractive and compelling post-CMOS technology candidate. However, the design of dense memory circuits presents a significant challenge, especially for tasks that demand substantial memory resources. While superconductor memory cells offer impressive speed, their limited density is the primary yet-to-be-solved challenge. This study tackles this challenge head-on by introducing a novel design for a Non-Destructive Readout (NDRO) memory unit with single or multi-fluxon storage capabilities within the same circuit architecture. Notably, single storage demonstrates a critical margin exceeding 20\%, and multi-fluxon storage demonstrates 64\%, ensuring reliable and robust operation even in the face of process variations. These memory units exhibit high clock frequencies of 10GHz. The proposed circuits offer compelling characteristics, including rapid data propagation and minimal data refreshment requirements, while effectively addressing the density concerns associated with superconductor memory, doubling the memory capacity while maintaining the high throughput speed.

研究动机与目标

• 解决超导电路中内存密度低的问题，这是后CMOS计算的关键瓶颈。
• 开发一种与低温计算系统兼容的可扩展、高速内存架构。
• 通过最小化刷新需求实现非破坏性读出，以提高效率和吞吐量。
• 设计一种统一的电路架构，通过参数调节支持1-bit和2-bit存储。
• 通过高设计余量实现对工艺变化的鲁棒性操作。

提出的方法

• 采用约瑟夫森传输线（JTL）、分支器（SPL）和汇聚缓冲器（CBU）构建局部反馈布线结构，实现在读出后快速重加载数据。
• 在NDRO单元中使用单个磁通子表示1位数据，在M-NDRO单元中通过多时钟发生器（MCG）和复位发生器（RG）使用三个磁通子表示2位数据。
• 利用SFQ脉冲的固有高速特性，最小化数据刷新时间，依赖CBU时序实现恢复。
• 优化基本布线单元（JTL、SPL、CBU）以最小化传输延迟，支持10GHz运行。
• 在存储环路中应用参数调谐，无需改变架构即可实现不同磁通子存储级别。
• 使用qCS软件进行余量分析，评估对工艺变化的鲁棒性。

实验结果

研究问题

• RQ1 单一超导电路架构能否同时支持1-bit和2-bit非破坏性读出内存且具备高可靠性？
• RQ2 局部反馈布线如何最小化刷新时间并在超导内存中实现高速运行？
• RQ3 在工艺变化下，1-bit和2-bit NDRO单元的可实现设计余量是多少？
• RQ4 多磁通子存储能否在可扩展的低温内存设计中高效实现？
• RQ5 多时钟发生器和复位发生器的使用在多大程度上实现了M-NDRO单元中的计数器功能？

主要发现

• 1-bit NDRO存储单元实现64%的关键余量，表明对工艺变化具有强鲁棒性。
• 2-bit M-NDRO存储单元实现20%的余量，尽管复杂度增加，仍表现出良好鲁棒性。
• 两种存储单元均以最高10GHz时钟频率运行，支持高吞吐量数据处理。
• 局部反馈布线结构实现近乎即时的数据重加载，将刷新开销降至可忽略水平。
• M-NDRO电路成功通过置位和复位信号实现递增与递减操作，作为基于磁通的计数器运行。
• 所提出的架构在保持高速度和低功耗的同时，通过共享布线和可扩展的参数调谐，将内存容量提升一倍，优于单磁通子设计。