[论文解读] Design of a Transport Triggered Architecture Processor for Flexible Iterative Turbo Decoder

Shahriar Shahabuddin, Janne Janhunen+1 more|arXiv (Cornell University)|Jan 17, 2015

Advanced Wireless Communication Techniques参考文献 11被引用 9

一句话总结

本文提出了一种基于传输触发架构（TTA）的处理器，作为专用指令集处理器（ASIP），用于在3GPP LTE兼容系统中实现灵活、高吞吐量的Turbo译码。该处理器在单一可编程平台上支持多种次优MAP算法，特别是max-log-MAP算法，在200 MHz时钟频率下实现31.32 Mbps吞吐量，采用QPP交织器实现无冲突内存访问和低延迟。

ABSTRACT

In order to meet the requirement of high data rates for the next generation wireless systems, the efficient implementation of receiver algorithms is essential. On the other hand, the rapid development of technology motivates the investigation of programmable implementations. This paper summarizes the design of a programmable turbo decoder as an applicationspecific instruction-set processor (ASIP) using Transport Triggered Architecture (TTA). The processor architecture is designed in such manner that it can be programmed to support other receiver algorithms, for example, decoding based on the Viterbi algorithm. Different suboptimal maximum a posteriori (MAP) algorithms are used and compared to one another for the softinput soft-output (SISO) component decoders in a single TTA processor. The max-log-MAP algorithm outperforms the other suboptimal algorithms in terms of latency. The design enables the designer to change the suboptimal algorithms according to the bit error rate (BER) performance requirement. Unlike many other programmable turbo decoder implementations, quadratic polynomial permutation (QPP) interleaver is used in this work for contention-free memory access and to make the processor 3GPP LTE compliant. Several optimization techniques to enable real time processing on programmable platforms are introduced. Using our method, with a single iteration 31.32 Mbps throughput is achieved for the max-log-MAP algorithm for a clock frequency of 200 MHz.

研究动机与目标

• 设计一种可编程的专用处理器，用于迭代Turbo译码，支持多种次优MAP算法。
• 通过基于TTA的ASIP架构，在3GPP LTE兼容系统中实现高吞吐量和低延迟。
• 在不重新设计硬件的前提下，根据误码率（BER）和延迟需求灵活重新配置译码算法。
• 实现QPP交织器，以实现无冲突内存访问并完全符合3GPP LTE标准。
• 通过优化技术与高效调度，在可编程平台上实现实时处理。

提出的方法

• 处理器采用TTA（传输触发架构）模型设计，实现对数据通路和指令级并行性的细粒度控制。
• TCE（TTA编译器环境）工具链支持将高级C代码图形化地编译并映射到处理器架构图上。
• 该设计可在单一处理器中支持多种次优MAP算法——包括max-log-MAP、线性-log-MAP、常数-log-MAP和log-MAP。
• 采用QPP（二次置换多项式）交织器，以实现高效、无冲突的内存访问并满足3GPP LTE标准。
• 应用优化技术，如完美总线利用率和周期精确调度，以最小化延迟并最大化吞吐量。
• 通过周期精确模型对处理器进行评估，性能以每种算法的时钟周期数和吞吐量进行测量。

实验结果

研究问题

• RQ1 单一基于TTA的ASIP能否以最小硬件开销高效支持多种次优MAP算法用于Turbo译码？
• RQ2 在可编程平台上，max-log-MAP算法与其他次优算法相比，在延迟和吞吐量方面表现如何？
• RQ3 在基于TTA的Turbo译码器中，使用QPP交织器对内存访问效率和3GPP LTE兼容性有何影响？
• RQ4 诸如总线调度和指令级并行性等优化技术能在多大程度上提升实时处理性能？
• RQ5 基于TTA的处理器能否在保持多种译码算法可编程性的前提下，实现与纯硬件设计相当的高吞吐量？

主要发现

• max-log-MAP算法延迟最低，每轮迭代仅需39,226个时钟周期，显著低于log-MAP算法的834,253个时钟周期。
• 在200 MHz时钟频率下，该处理器对max-log-MAP算法的吞吐量达到31.32 Mbps，优于大多数先前的可编程实现。
• QPP交织器实现了无冲突内存访问，并确保完全符合3GPP LTE标准。
• 由于复杂的条件逻辑，log-MAP算法的分支指令数量最多（24,576条），导致其延迟高于max-log-MAP。
• 处理器可根据BER和延迟需求在不同算法间实现灵活重构，展现出强大的灵活性。
• 该设计表明，单一TTA处理器可高效实现多种译码算法，且通过多核扩展可实现吞吐量的可扩展性，适用于未来系统。