[论文解读] Design of High Performance MIPS Cryptography Processor Based on T-DES Algorithm

Kirat Pal Singh, Shivani Parmar|arXiv (Cornell University)|Mar 8, 2015

Coding theory and cryptography参考文献 2被引用 161

一句话总结

本文提出了一种面向三重数据加密标准（T-DES）加密和解密的高性能MIPS密码处理器，采用流水线架构，工作频率达209 MHz。该处理器引入了三条定制的32位指令（LKLW、LKUW、CRYPT），以加速密码运算，在40nm工艺的Xilinx Virtex-6 FPGA上实现，硬件层面实现了高吞吐量和低延迟。

ABSTRACT

The paper describes the design of high performance MIPS Cryptography processor based on triple data encryption standard. The organization of pipeline stages in such a way that pipeline can be clocked at high frequency. Encryption and Decryption blocks of triple data encryption standard (T-DES) crypto system and dependency among themselves are explained in detail with the help of block diagram. In order to increase the processor functionality and performance, especially for security applications we include three new 32-bit instructions LKLW, LKUW and CRYPT. The design has been synthesized at 40nm process technology targeting using Xilinx Virtex-6 device. The overall MIPS Crypto processor works at 209MHz.

研究动机与目标

• 设计一种面向T-DES密码运算的高性能MIPS处理器。
• 提升加密和解密工作负载下的处理器吞吐量并降低延迟。
• 集成专用指令（LKLW、LKUW、CRYPT）以加速密码数据处理。
• 通过优化流水线阶段布局实现高时钟频率运行。
• 在Xilinx Virtex-6 FPGA上使用40nm工艺实现并验证设计。

提出的方法

• 处理器采用流水线架构，各阶段精心平衡，以实现209 MHz的高频运行。
• 设计中集成了用于T-DES加密和解密的专用硬件模块，并显式处理阶段间的依赖关系。
• 在MIPS指令集中新增三条32位指令——LKLW、LKUW和CRYPT，以加速数据加载和密码变换。
• 处理器使用40nm CMOS工艺在Xilinx Virtex-6 FPGA器件上进行综合。
• 框图展示了加密和解密单元之间的数据通路和控制流，突出显示了数据依赖关系和同步机制。
• 流水线经过优化，以最小化关键路径延迟，从而实现高时钟频率和更高吞吐量。

实验结果

研究问题

• RQ1 如何设计MIPS处理器以在T-DES加密和解密中实现高性能？
• RQ2 在RISC处理器上，哪些自定义指令最有效地加速密码工作负载？
• RQ3 流水线优化如何影响硬件优化密码处理器的时钟频率和吞吐量？
• RQ4 在FPGA上使用40nm CMOS工艺实现时，T-DES处理器可达到的性能如何？
• RQ5 处理器流水线中加密和解密阶段之间的数据依赖关系如何管理？

主要发现

• 在Xilinx Virtex-6 FPGA上使用40nm工艺综合后，处理器最高时钟频率达到209 MHz。
• 引入自定义指令LKLW、LKUW和CRYPT显著提升了密码工作负载的性能。
• 通过最小化关键路径延迟，流水线架构成功优化，实现了高频运行。
• 通过结构化的流水线控制，设计有效处理了加密和解密单元之间的数据依赖关系。
• 该处理器在功能性和效率方面得到验证，适用于需要高吞吐量T-DES运算的安全关键应用。
• 实现部分与先前工作（arXiv:1306.1916 和 arXiv:1503.02304）存在显著文本重叠，表明为渐进式改进。