[论文解读] Development of Vertically Integrated Circuits for ILC Vertex Detectors

R. Lipton|arXiv (Cornell University)|Jan 29, 2009

3D IC and TSV technologies参考文献 2被引用 5

一句话总结

本论文介绍了为国际线性对撞机（ILC）顶点探测器开发并测试的首个三维垂直集成电路（VIP），采用穿硅通孔（TSVs）和氧化物键合技术，将三层CMOS电子电路垂直堆叠。尽管早期VIP芯片因漏电流和失配导致良率和性能低下，但采用更大晶体管和重新设计逻辑的商用0.13 µm 3D工艺制造的改进型VIP2b芯片显著提升了可靠性，为利用先进3D集成与激光退火技术实现低质量、高密度顶点探测器铺平了道路。

ABSTRACT

We report on studies of vertically interconnected electronics (3D) performed by the Fermilab pixel group over the past two years. These studies include exploration of interconnect technology, backside thinning and laser annealing, the production of the first 3D chip for particle physics, the VIP, and plans for a commercial two-tier 3D fabrication run.

研究动机与目标

• 开发用于ILC顶点探测器的垂直集成3D电路，以实现每像素更高的处理能力并缩短互连长度。
• 克服早期3D设计中因完全耗尽的SOI技术中漏电流和晶体管失配导致的良率与性能限制。
• 通过氧化物键合与TSVs集成3D读出集成电路与预减薄传感器，实现低质量、高密度探测器支架。
• 开发一种低温背面接触工艺，利用激光退火技术，确保在晶圆减薄后顶部金属化结构不受损。
• 实现从研发导向的3D制造（MIT-LL）向高通量商用3D工艺（Tezzaron/Chartered）的过渡，以实现可扩展、可靠的生产。

提出的方法

• 采用0.18 µm SOI CMOS工艺制造VIP芯片，通过穿硅通孔（TSVs）和氧化物键合将三层堆叠的电路互连。
• 采用直接键合互连（DBI）氧化物键合技术连接晶圆，随后进行背面减薄至70 µm，并在氧化物层中形成TSVs。
• 实施令牌传递读出方案，以最小化像素逻辑，将功耗降低至每单位占空比小于4 mW/mm²。
• 开发一种使用准分子激光的低温激光退火工艺，激活背面掺杂，同时确保顶部表面温度不超过100 °C。
• 利用Micron Semiconductor提供的6"测试晶圆验证激光退火在大尺寸基底上的适用性，成功将耗尽电压从80 V降低至2.5 V。
• 设计一种支架架构，其中3D ROIC通过DBI键合至传感器晶圆，减薄至暴露TSVs，并通过顶部金属化连接。

实验结果

研究问题

• RQ1 采用穿硅通孔与氧化物键合技术的三维垂直集成电路能否在高流强、低质量的粒子物理环境中实现可靠运行？
• RQ2 早期用于粒子探测器的3D CMOS芯片的主要失效机制是什么？如何通过设计与工艺改进加以缓解？
• RQ3 激光退火能否在不损伤预制造顶部金属化结构的前提下，有效实现减薄硅片的背面欧姆接触？
• RQ4 从研发导向的3D制造（MIT-LL）向商用3D工艺（Tezzaron/Chartered）的工艺迁移，对探测器应用中的良率、性能与可靠性有何影响？
• RQ5 能否设计一种3D ROIC-传感器架构，以支持全耗尽传感器的漂移电荷收集方式，并实现更低质量？

主要发现

• VIP芯片成功验证了核心功能，包括令牌传播、阈值扫描、时间戳记录及稀疏化数据读出，且未发现与3D通孔相关的缺陷。
• 初始良率较低，仅少数芯片能完全工作，主要原因为保护二极管漏电流过高及电流镜匹配性差。
• 性能问题归因于完全耗尽SOI技术对工艺敏感，且使用最小特征尺寸晶体管与动态逻辑进一步加剧了问题。
• VIP2b芯片采用商用0.13 µm 3D工艺制造，采用更大晶体管（0.45 µm）、冗余通孔并移除动态逻辑，显著提升了可靠性。
• 激光退火实现了有效的背面掺杂，热暴露极小，成功将6"晶圆上的耗尽电压从80 V降至2.5 V，同时保持可接受的漏电流水平。
• 3D支架设计使传感器在减薄后暴露TSVs，实现低质量、高密度阵列，具备已知良品ROIC，且显著减少光罩拼接需求。