[论文解读] Doping profile engineered triple heterojunction TFETs with 12 nm body thickness

Chin-Yi Chen, Hsin-Ying Tseng+5 more|arXiv (Cornell University)|Oct 24, 2020

Advancements in Semiconductor Devices and Circuit Design参考文献 73被引用 12

一句话总结

该论文提出了一种掺杂分布工程化的三异质结隧穿场效应晶体管（THJ-TFET），采用12 nm沟道厚度，以克服传统TFET器件中ON电流低的限制。通过用PNPN掺杂分布替代本征沟道，该设计增强了隧穿电场并降低了对沟道厚度的敏感性，在VGS = 0.3 V时实现了40 mV/dec的亚阈值摆幅和325 µA/µm的ON电流，展示了在考虑真实制造约束条件下的高性能表现，相关结果基于原子尺度模式空间量子输运仿真得出。

ABSTRACT

Triple heterojunction (THJ) TFETs have been proposed to resolve the low ON-current challenge of TFETs. However, the design space for THJ-TFETs is limited by fabrication challenges with respect to device dimensions and material interfaces. This work shows that the original THJ-TFET design with 12 nm body thickness has poor performance, because its sub-threshold swing is 50 mV/dec and the ON-current is only 6 $\mu A/\mu m$. To improve the performance, the doping profile of THJ-TFET is engineered to boost the resonant tunneling efficiency. The proposed THJ-TFET design shows a sub-threshold swing of 40 mV/dec over four orders of drain current and an ON-current of 325 uA/um with VGS = 0.3 V. Since THJ-TFETs have multiple quantum wells and material interfaces in the tunneling junction, quantum transport simulations in such devices are complicated. State-of-the-art mode-space quantum transport simulation, including the effect of thermalization and scattering, is employed in this work to optimize THJ-TFET design.

研究动机与目标

• 为解决传统PIN掺杂THJ-TFET在12 nm沟道厚度下因ON电流低和亚阈值摆幅高而导致的性能差问题。
• 通过重新设计掺杂分布以在隧穿结处维持强电场，克服器件性能对沟道厚度的敏感性。
• 在考虑材料掺杂极限、量子阱宽度和晶体生长方向等真实制造约束条件下，优化THJ-TFET设计。
• 通过考虑散射和热化效应的量子输运仿真，在低电源电压（VDD = 0.3 V）下实现高性能。

提出的方法

• 采用NEMO5工具进行原子尺度模式空间量子输运仿真，使用十轨道sp3d5s*紧束缚基组，以模拟复杂异质结构中的载流子输运。
• 采用非平衡量子输运仿真，包含电子-电子和电子-声子散射，以准确捕捉多量子阱中的隧穿动力学。
• 通过将本征沟道替换为P型InP和N型InAs，设计PNPN掺杂分布，以增强隧穿电场并降低对沟道厚度的依赖性。
• 在VGS = 0.3 V的导通状态下仿真器件性能，采用ZrO2栅氧化层（κ = 15）和空气间隔层，沟道传输方向为⟨100⟩，限制方向为⟨011⟩。
• 在P-InP沟道掺杂浓度（1×10¹⁶至2×10¹⁹ cm⁻³）变化范围内，对比传统PIN分布与优化后的PNPN分布，以识别最佳性能。
• 通过二维沟道势能和能带图分析，解释高掺杂浓度下性能提升的物理机制。

实验结果

研究问题

• RQ1 传统PIN掺杂THJ-TFET在12 nm沟道厚度下的性能如何？为何其性能相比更薄器件显著退化？
• RQ2 将本征沟道替换为PNPN掺杂分布后，对厚THJ-TFET的隧穿电场和亚阈值摆幅有何影响？
• RQ3 为何在P-InP沟道掺杂浓度为2×10¹⁹ cm⁻³时，ON电流显著提升？其背后的物理机制是什么？
• RQ4 量子限制、共振态和隧穿窗口对齐如何影响优化设计下的器件性能？
• RQ5 包含散射和热化效应的原子尺度量子输运仿真，在多大程度上能准确预测复杂THJ-TFET的性能？

主要发现

• 采用12 nm沟道厚度的传统PIN掺杂THJ-TFET在VGS = 0.3 V时表现出较差的亚阈值摆幅（50 mV/dec）和仅6 µA/µm的ON电流。
• PNPN掺杂THJ-TFET在漏极电流四个数量级范围内均实现了40 mV/dec的亚阈值摆幅，显著提升了器件的陡峭度。
• 当P-InP沟道掺杂浓度达到2×10¹⁹ cm⁻³时，ON电流提升至325 µA/µm，相比PIN设计提高了54倍。
• 高P-InP掺杂下性能的提升归因于沟道-氧化物界面附近更强的垂直电场，从而降低了沟道边缘的隧穿势垒。
• 在所有PNPN掺杂情况下，InAs量子阱中的共振态均保持在隧穿窗口内，表明共振隧穿效率保持一致。
• 二维沟道势能和能带图分析证实，高掺杂浓度（2×10¹⁹ cm⁻³）在沟道边缘显著降低了沟道势垒，尽管中心势垒增加，但仍形成了低电阻隧穿路径。