[论文解读] Efficient Analog CAM Design

Jinane Bazzi, Jana Sweidan+3 more|arXiv (Cornell University)|Mar 4, 2022

Ferroelectric and Negative Capacitance Devices被引用 5

一句话总结

本文提出了两种新型模拟内容可寻址存储器（aCAM）单元设计——10T2M 和 8T2M——相较于以往基于忆阻器的 aCAM，其在数据编码、鲁棒性及能效方面均有改进。通过引入优化的区间构建算法，并分析动态范围、延迟、能耗、面积和故障概率之间的权衡，作者证明 8T2M 设计在内存计算应用中实现了性能与可扩展性之间的最佳平衡。

ABSTRACT

Content Addressable Memories (CAMs) are considered a key-enabler for in-memory computing (IMC). IMC shows order of magnitude improvement in energy efficiency and throughput compared to traditional computing techniques. Recently, analog CAMs (aCAMs) were proposed as a means to improve storage density and energy efficiency. In this work, we propose two new aCAM cells to improve data encoding and robustness as compared to existing aCAM cells. We propose a methodology to choose the margin and interval width for data encoding. In addition, we perform a comprehensive comparison against prior work in terms of the number of intervals, noise sensitivity, dynamic range, energy, latency, area, and probability of failure.

研究动机与目标

• 解决现有基于忆阻器的模拟 CAM 在存储密度、能效以及对工艺失配鲁棒性方面的局限性。
• 通过使用可调忆阻器电导实现可编程多比特区间，提升模拟 CAM 中的数据编码效率。
• 建立系统化的方法，用于选择裕量和区间宽度，以优化动态范围和故障概率等性能指标。
• 在延迟、能耗、面积和噪声敏感性等关键指标上，对三种 aCAM 单元设计（10T2M、8T2M、4T2M2S）进行评估与比较。
• 通过引入考虑工艺变异性的区间构建算法和寄生参数感知的定时补偿机制，确保在工艺失配下的鲁棒性。

提出的方法

• 设计两种新型 aCAM 单元架构——10T2M 和 8T2M——利用 CMOS 晶体管与忆阻器编码模拟区间的下限与上限。
• 采用基于分压器的结构，设置独立的下限子电路（LBS）与上限子电路（UBS）以实现区间编码。
• 引入一种定时补偿策略：搜索输入 $V_{DL}$ 比 $V_{SL_{HI}}$ 提前 $5\tau$ 到达，以抵消阵列互连寄生 RC 延迟的影响。
• 应用考虑忆阻器工艺失配（1%、5% 及高达 30% 的高阻态）的区间构建算法，以维持区间的完整性。
• 使用 RC 时间常数建模（$\tau$），对大规模阵列中的行/列互连寄生参数进行仿真与补偿。
• 在不同行数与列数的 NxM 阵列中进行综合仿真，评估在寄生效应下的延迟、动态范围与信号完整性。

实验结果

研究问题

• RQ1 如何重新设计模拟 CAM 单元，使其在数据编码效率与鲁棒性方面优于现有 6T2M 与 4T2M2S 架构？
• RQ2 在不同 aCAM 单元设计中，动态范围、能耗、延迟与故障概率之间的最优权衡是什么？
• RQ3 忆阻器电导的工艺失配如何影响 aCAM 中的区间编码与匹配检测可靠性？
• RQ4 阵列级寄生效应与互连延迟在多大程度上降低 aCAM 性能？定时补偿能否有效缓解该问题？
• RQ5 所提出的区间构建算法在真实忆阻器失配与寄生效应下，能否维持高可靠性与高分辨率区间？

主要发现

• 8T2M 单元在三种设计中延迟最低（1 列时为 0.017 ns，128 列时为 0.2 ns），并在动态范围与能效之间实现了最佳平衡。
• 10T2M 单元支持 100 mV 的动态范围，并在 $V_{DL}$ 比 $V_{SL_{HI}}$ 提前 $5\tau$ 到达时，可保持高达 512 行的完整匹配能力，确保信号完整性。
• 4T2M2S 设计延迟最高（128 列时为 7.66 ns），且因 PMOS 泄漏与缓慢放电导致动态范围降低至 40 mV（128 列时）。
• 通过所提出的考虑工艺变异性的区间构建算法，即使在 30% 忆阻器电阻变化下，故障概率 ($P_f$) 仍保持较低水平，表明其具有强鲁棒性。
• 8T2M 单元在 64 列时动态范围降至 65 mV 以下，在 128 列时降至 40 mV 以下，主要由于 LB PMOS 放电与漏电，限制了其在大规模阵列中的可扩展性。
• 仿真结果证实，$V_{DL}$ 提前 $5\tau$ 到达可有效补偿互连 RC 延迟，确保在 4T2M2S 阵列中最多支持 512 行的正确 ML 输出。