[论文解读] Efficient Analog Circuits for Boolean Satisfiability

Xunzhao Yin, Behnam Sedighi+4 more|arXiv (Cornell University)|Jun 22, 2016

Quantum Computing Algorithms and Architecture参考文献 26被引用 3

一句话总结

本文提出AC-SAT，一种基于连续时间动力系统（CTDS）的新型模拟协处理器，采用CMOS电路设计，在纳秒级时间内求解3-SAT问题。SPICE仿真显示，在包含50个变量和212个子句的困难3-SAT实例上，相比最先进的数字SAT求解器（如MiniSat），其速度最高可提升10⁴倍。

ABSTRACT

Efficient solutions to NP-complete problems would significantly benefit both science and industry. However, such problems are intractable on digital computers based on the von Neumann architecture, thus creating the need for alternative solutions to tackle such problems. Recently, a deterministic, continuous-time dynamical system (CTDS) was proposed (Nat.Phys. {\bf 7}(12), 966 (2011)) to solve a representative NP-complete problem, Boolean Satisfiability (SAT). This solver shows polynomial analog time-complexity on even the hardest benchmark $k$-SAT ($k \geq 3$) formulas, but at an energy cost through exponentially driven auxiliary variables. This paper presents a novel analog hardware SAT solver, AC-SAT, implementing the CTDS via incorporating novel, analog circuit design ideas. AC-SAT is intended to be used as a co-processor and is programmable for handling different problem specifications. It is especially effective for solving hard $k$-SAT problem instances that are challenging for algorithms running on digital machines. Furthermore, with its modular design, AC-SAT can readily be extended to solve larger size problems, while the size of the circuit grows linearly with the product of the number of variables and number of clauses. The circuit is designed and simulated based on a 32nm CMOS technology. SPICE simulation results show speedup factors of $\sim$10$^4$ on even the hardest 3-SAT problems, when compared with a state-of-the-art SAT solver on digital computers. As an example, for hard problems with $N=50$ variables and $M=212$ clauses, solutions are found within from a few $ns$ to a few hundred $ns$.

研究动机与目标

• 解决冯·诺依曼数字架构在处理NP完全问题（如布尔可满足性问题，SAT）时的不可解性问题。
• 克服数字SAT求解器在高约束密度（M/N ≈ 4–5）的困难实例上面临指数时间复杂度的局限性。
• 开发一种硬件高效、可编程的模拟解决方案，利用连续时间动力学实现多项式时间的模拟计算。
• 设计一种可扩展、模块化的模拟电路，其规模随问题规模线性增长（O(N × M)），适合作为协处理器集成。
• 通过以能耗换取计算时间的方式，在硬SAT实例上实现显著优于数字同类方案的性能提升。

提出的方法

• 将先前工作中提出的连续时间动力系统（CTDS）实现为模拟电路，使SAT解作为系统动力学的吸引子自然涌现。
• 设计三种不同的电路拓扑结构，以实现CTDS所要求的辅助变量动力学，确保系统鲁棒性与能效。
• 采用32nm CMOS工艺节点进行电路设计与SPICE仿真，实现高速运行与可扩展性。
• 将AC-SAT架构设计为由相同单元组成的模块化阵列，每个单元对应一个变量或一个子句，支持扩展至更大规模问题。
• 通过初始条件和外部控制信号进行求解器编程，实现不同SAT实例的映射，而无需重新配置核心电路。
• 集成可编程偏置与控制逻辑，支持针对不同问题实例和初始条件的动态重构。

实验结果

研究问题

• RQ1 连续时间动力系统（CTDS）能否在模拟硬件中有效实现，以在亚秒级时间内求解NP完全问题（如3-SAT）？
• RQ2 基于CTDS的模拟SAT求解器在速度与能效方面，与最先进的数字SAT求解器相比表现如何？
• RQ3 该模拟电路的模块化与可编程设计在多大程度上可扩展至更大规模的SAT问题实例？
• RQ4 考虑到动力系统理论上的敏感性，该模拟实现对工艺失配与噪声的鲁棒性如何？
• RQ5 在高约束密度的困难SAT实例上，该模拟协处理器能否超越数字ASIC与FPGA加速器的性能表现？

主要发现

• 对于包含50个变量和212个子句的困难3-SAT实例，AC-SAT的求解时间在几纳秒到几百纳秒之间。
• SPICE仿真表明，与在先进数字处理器上运行的MiniSat相比，AC-SAT在最困难的基准3-SAT问题上实现了约10⁴倍的速度提升。
• 尽管能耗更高，AC-SAT的运行时间仍比预期的MiniSat数字ASIC实现快逾600倍。
• 理论分析与仿真结果均表明，基于CTDS的模拟系统对器件失配与噪声具有鲁棒性。
• 模块化与可编程设计使得该系统可线性扩展至更大规模的SAT问题，电路规模随变量与子句数量的乘积线性增长（O(N×M)）。
• 该系统有效实现了以能耗换取计算时间的权衡，为加速时间敏感型、困难的离散优化问题提供了可行路径。