[论文解读] Electrostatically Doped Heterojunction TFET with Enhanced Driving Capabilities for Low Power Applications

Kanchan Cecil, Jawar Singh|arXiv (Cornell University)|Dec 19, 2015

Advancements in Semiconductor Devices and Circuit Design参考文献 8被引用 3

一句话总结

该论文提出一种基于Si-Si-Ge结构的静电掺杂异质结TFET，以增强导通电流和模拟性能，同时保持低热预算和工艺简单性。通过利用能带隙工程将锗（Ge）作为源极材料，该器件实现了9.5 mV/dec的最陡亚阈值摆幅和1 V电压下的1.58 mA导通电流，显著提升了低功耗VLSI应用的驱动能力。

ABSTRACT

This paper projects the enhanced drive current of a n-type electrostatically doped (ED) tunnel field-effect transistor (ED-TFET) based on heterojunction and band-gap engineering via TCAD 2-D device simulations. The homojunction ED-TFET device utilizes the electrostatic doping in order to create the source/drain region on an intrinsic silicon nanowire that also felicitates dynamic re-configurability. The ED-TFET offers good electrostatic control over the channel with reduced thermal budget and process complexity. However, device exhibits low ON current, therefore, in this work, we elaborate on interfacing of group III-V with group IV semiconductors for heterojunction. Incorporation of heterojunction and band gap engineering in the ED-TFET has improved drive current even at very low operating voltage. The comparison of various low band gap source region materials shows that germanium (Ge) source (Si-Si-Ge) ED-TFET provides steepest subthreshold swing (SS) of about 9.5 mV/dec, and higher ON-state drive current of 1.58 mA at $V_{DS}$ = 1 V and 0.093 mA at $V_{DS}$ = 0.5 V with same SS.

研究动机与目标

• 解决静电掺杂（ED）TFET中导通电流低的限制问题，该问题限制了其在主流VLSI电路中的应用。
• 通过利用静电掺杂消除离子注入和热退火工艺，降低传统TFET的高热预算和复杂制造工艺。
• 通过使用III-V族和IV族半导体进行异质结工程，特别是以锗（Ge）作为源极材料，提升驱动电流和模拟性能。
• 在保持本征硅纳米线结构的同时，通过极性栅极实现动态可重构性，维持低工艺变异性与高静电控制。
• 通过平衡亚阈值摆幅、导通/截止电流比和射频性能指标，优化器件在低功耗、高性能应用中的表现。

提出的方法

• 采用TCAD二维器件仿真评估具有本征硅纳米线沟道的n型静电掺杂（ED）TFET的性能。
• 利用极性栅极（PGs）在源极和漏极区域静电诱导形成p⁺和n⁺区域，消除离子注入需求并降低热预算。
• 通过在Si-Si-Ge结构中引入锗（Ge）作为源极材料，优化异质结界面，以提高隧穿效率。
• 通过选择低带隙Ge（0.67 eV）作为源极-沟道结处的材料，实现带隙工程，减小隧穿势垒宽度并提高隧穿概率。
• 通过优化器件几何结构，采用10 nm硅薄膜厚度、50 nm栅长、0.8 nm等效氧化物厚度（EOT）和3 nm源极-栅极间距，以最大化静电控制并最小化漏电流。
• 在1 GHz频率下通过小信号交流分析提取关键模拟与射频性能指标（gₘ、fₜ、C₉₉），以评估放大能力和高频性能。

实验结果

研究问题

• RQ1 通过IV族（Si-Ge）和III-V族半导体的异质结工程，是否能显著提升静电掺杂TFET的导通电流，同时不增加工艺复杂性？
• RQ2 与硅相比，使用锗作为源极材料如何影响ED-TFET的亚阈值摆幅（SS）、导通电流和ION/IOFF比？
• RQ3 基于Ge的异质结在多大程度上提升了跨导（gₘ）和单位增益频率（fₜ），从而增强其在模拟与射频应用中的性能？
• RQ4 静电掺杂方法是否能够在保持低工艺变异性与热预算的同时，实现n型与p型工作模式之间的动态可重构性？
• RQ5 为在最大化性能的同时最小化制造挑战和器件参数退化，Ge外延层的最优厚度是多少？

主要发现

• Si-Si-Ge ED-TFET实现了9.5 mV/dec的最陡亚阈值摆幅，显著提升了能效和开关性能。
• 在VDS = 1 V时，器件的导通电流达到1.58 mA，相较于相同功函数下基于硅的ED-TFET的0.0048 mA有显著提升。
• 在VDS = 0.5 V时，导通电流达到0.093 mA，表明在超低电源电压下仍具备优异性能。
• ION/IOFF比维持在约10¹³，表明具有优异的开关特性与低漏电流。
• Ge源极ED-TFET的跨导（gₘ）达到3.37 mS/μm，表明其具备强大的放大能力，适用于模拟电路。
• 由于高gₘ和低寄生电容（C₉₉），单位增益频率（fₜ）达到THz范围，凸显其在射频和高速应用中的巨大潜力。