[论文解读] Evaluating Row Buffer Locality in Future Non-Volatile Main Memories

Justin Meza, Li Jing+1 more|arXiv (Cornell University)|Jun 29, 2018

Parallel Computing and Optimization Techniques参考文献 23被引用 23

一句话总结

该论文提出了一种新颖的NVM内存架构，通过重新组织数据通路，实现在不增加面积开销的前提下使用小尺寸行缓冲区，充分利用相变存储器（PCM）和STT-RAM中的非破坏性读取特性。在多核系统中，该架构相比DRAM可将动态能耗降低高达67%，性能损失极小，且在高竞争环境下仍具备可接受的耐久性。

ABSTRACT

DRAM-based main memories have read operations that destroy the read data, and as a result, must buffer large amounts of data on each array access to keep chip costs low. Unfortunately, system-level trends such as increased memory contention in multi-core architectures and data mapping schemes that improve memory parallelism may cause only a small amount of the buffered data to be accessed. This makes buffering large amounts of data on every memory array access energy-inefficient. Emerging non-volatile memories (NVMs) such as PCM, STT-RAM, and RRAM, however, do not have destructive read operations, opening up opportunities for employing small row buffers without incurring additional area penalty and/or design complexity. In this work, we discuss architectural changes to enable small row buffers at a low cost in NVMs. We provide a memory access protocol, energy model, and timing model to enable further system-level evaluation. We evaluate the system-level tradeoffs of employing different row buffer sizes in NVM main memories in terms of energy, performance, and endurance, with different data mapping schemes. We find that on a multi-core CMP system, reducing the row buffer size can greatly reduce main memory dynamic energy compared to a DRAM baseline with large row sizes, without greatly affecting endurance, and for some memories, leads to improved performance.

研究动机与目标

• 解决多核工作负载下基于DRAM的主内存中大尺寸行缓冲区造成的能效低下问题。
• 探索在PCM和STT-RAM等非易失性内存（NVM）中实现小尺寸行缓冲区的架构改进方案。
• 设计一种新型内存访问协议，并建立能量与时序模型，用于对NVM主内存进行系统级评估。
• 评估在多核CMP系统中，行缓冲区尺寸对能量、性能与耐久性之间的权衡影响。
• 证明在NVM中使用小尺寸行缓冲区可显著降低动态能耗，同时不牺牲耐久性或性能。

提出的方法

• 通过将列多路复用器与行缓冲区位置互换，重新组织NVM的数据通路，实现对小部分数据的按需感测。
• 提出一种兼容标准JEDEC DDRx接口的统一读写数据通路，避免接口复杂性。
• 设计一种专用内存访问协议，支持小尺寸行缓冲区，并因非破坏性读取而放宽时序约束。
• 基于底层器件参数，为PCM和STT-RAM建立特定于技术的能量与时序模型。
• 利用周期精确的模拟技术，在多种多核CMP工作负载下，结合不同的数据映射方案评估该架构。
• 采用磨损均衡与e-DRAM缓存机制，模拟长期耐久性并降低写放大效应。

实验结果

研究问题

• RQ1 与DRAM相比，减小行缓冲区尺寸对NVM主内存的动态能耗有何影响？
• RQ2 在多核内存竞争环境下，NVM中的小尺寸行缓冲区能否维持或提升性能？
• RQ3 在高写入工作负载下，行缓冲区尺寸对NVM耐久性有何影响？
• RQ4 不同的数据映射方案（如按行或按块交织）与NVM系统中的小尺寸行缓冲区如何相互作用？
• RQ5 新访问协议与架构在不增加面积或复杂度的前提下，能在多大程度上减少能量浪费？

主要发现

• 采用小尺寸行缓冲区的NVM主内存相比使用大尺寸行缓冲区的DRAM，动态能耗最高可降低67%。
• 性能下降极小；STT-RAM采用小尺寸行缓冲区甚至因时序约束放宽而优于DRAM。
• 耐久性依然可行：所有配置均支持至少五年连续运行，若搭配32MB e-DRAM缓存，可持续十年以上。
• 由于请求队列时间更长且写合并更优，小尺寸行缓冲区可略微降低写放大效应。
• 增加32MB e-DRAM缓存可使主内存写入次数减少39%至47%，显著提升耐久性。
• 所提出的架构在无需接口变更或显著面积开销的前提下，实现了能效的显著提升。