[论文解读] Exploiting Challenges of Sub-20 nm CMOS for Affordable Technology Scaling

Kaushik Vaidyanathan|arXiv (Cornell University)|Sep 2, 2015

Advancements in Semiconductor Devices and Circuit Design被引用 4

一句话总结

本文提出了一套全面的工艺-设计协同优化（DTCO）框架，整合了微架构、电路、版图与工艺技术，以实现经济可行的亚20 nm CMOS工艺扩展。通过将该方法应用于嵌入式存储器，作者在并行访问SRAM子模块中实现了25%更小的面积和50%更优的能效比，该结果已在IBM 14SOI工艺中通过流片验证。

ABSTRACT

For the past four decades, cost and features have driven CMOS scaling. Severe lithography and material limitations seen below the 20 nm node, however, are challenging the fundamental premise of affordable CMOS scaling. Just continuing to co-optimize leaf cell circuit and layout designs with process technology does not enable us to exploit the challenges of a sub-20 nm CMOS. For affordable scaling it is imperative to work past sub-20 nm technology impediments while exploiting its features. To this end, we propose to broaden the scope of design technology co-optimization (DTCO) to be more holistic by including micro-architecture design and CAD, along with circuits, layout and process technology. Applying such holistic DTCO to the most significant block in a system-on-chip (SoC), embedded memory, we can synthesize smarter and efficient embedded memory blocks that are customized to application needs. To evaluate the efficacy of the proposed holistic DTCO process, we designed, fabricated and tested several design experiments in a state-of-the-art IBM 14SOI process. DTCOed leaf cells, standard cells and SRAM bitcells were robust during testing, but failed to meet node to node area scaling requirements. Holistic DTCO, when applied to a widely used parallel access SRAM sub-block, consumed 25% less area with a 50% better performance per watt compared to a traditional implementation using compiled SRAM blocks and standard cells. To extend the benefits of holistic DTCO to other embedded memory intensive sub-blocks in SoCs, we developed a readily customizable smart memory synthesis framework (SMSF). We believe that such an approach is important to establish an affordable path for sub-20 nm scaling.

研究动机与目标

• 为应对在20 nm以下节点面临严峻光刻与材料限制时，CMOS工艺经济扩展的日益严峻挑战。
• 克服传统DTCO的局限，通过将微架构与CAD纳入协同优化范围，扩展其应用范畴至电路、版图与工艺之外。
• 开发一种可定制的智能存储器综合框架（SMSF），将全面DTCO的优势延伸至SoC中嵌入式存储器密集型子模块。
• 通过在先进14SOI工艺中进行物理实现与测试，验证全面DTCO的有效性。
• 建立一条可持续、成本效益高的路径，实现超越传统协同优化局限的亚20 nm工艺扩展。

提出的方法

• 将DTCO的范围从电路与版图协同优化扩展至包含微架构与CAD组件，实现更全面的设计方法。
• 将全面DTCO应用于嵌入式存储器模块，特别是并行访问SRAM子模块，以针对特定应用需求定制设计。
• 在IBM 14SOI工艺中设计、流片并测试了DTCO优化的叶子单元、标准单元与SRAM位元单元，以验证其鲁棒性。
• 开发了一种智能存储器综合框架（SMSF），可实现对多样化SoC工作负载下嵌入式存储器子模块的快速定制。
• 通过物理实现与基准测试，将全面DTCO设计与采用编译SRAM模块和标准单元的传统实现进行对比。
• 采用面积与能效比指标评估并量化在工艺扩展效率方面的改进。

实验结果

研究问题

• RQ1 是否能通过包含微架构与CAD的全面DTCO框架，在20 nm以下显著提升工艺扩展效率？
• RQ2 全面DTCO在嵌入式存储器子模块中，能在多大程度上实现面积缩减与能效提升？
• RQ3 DTCO优化的SRAM子模块性能与采用标准单元库的传统实现相比如何？
• RQ4 可定制的智能存储器综合框架（SMSF）是否能有效用于在多样化SoC应用中扩展嵌入式存储器模块？
• RQ5 当传统协同优化方法失效时，是否存在一条切实可行且经济的亚20 nm CMOS工艺扩展路径？

主要发现

• 与采用编译SRAM模块和标准单元的传统实现相比，全面DTCO使并行访问SRAM子模块的面积减少了25%。
• DTCO优化的SRAM子模块相比传统实现，能效比提升了50%。
• 在IBM 14SOI工艺中，DTCO优化的叶子单元、标准单元与SRAM位元单元在物理测试中表现出良好的鲁棒性。
• 所提出的智能存储器综合框架（SMSF）可实现对多样化SoC设计中优化嵌入式存储器子模块的快速、可定制部署。
• 传统DTCO方法未能满足节点间面积扩展要求，凸显了更广泛协同优化策略的必要性。
• 结果验证了全面DTCO为亚20 nm CMOS工艺扩展提供了一条切实可行且经济的路径，超越了传统协同优化的局限。